JPH0523057B2 - - Google Patents

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JPH0523057B2
JPH0523057B2 JP59212797A JP21279784A JPH0523057B2 JP H0523057 B2 JPH0523057 B2 JP H0523057B2 JP 59212797 A JP59212797 A JP 59212797A JP 21279784 A JP21279784 A JP 21279784A JP H0523057 B2 JPH0523057 B2 JP H0523057B2
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layer
gate
transistor
conductive layer
manufacturing
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Sheneebaahooru Andore
Deiemu Berunaaru
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Commissariat a lEnergie Atomique CEA
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/772—Field effect transistors
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    • H01L29/78651—Silicon transistors
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    • Y10S438/949—Energy beam treating radiation resist on semiconductor

Description

【発明の詳細な説明】 本発明は、自己整合形ゲートを備えた薄膜トラ
ンジスタの製造法に関する。
本発明にもとづき、特に、偏平な液晶スクリー
ンの能動マトリツクス、フオトダイオードのマト
リツクス、即ち、一般的に云えば、マトリツクス
形状の多層構造および電荷結合デバイス（CCD）
の作成に役立つ薄膜半導体素子を製造できる。薄
膜トランジスタの公知の各種の製造法（特に、マ
スクを使用する写真平版法、マスクを使用する
CdSe半導体の蒸着法）の場合、トランジスタの
ゲートをトランジスタのソースおよびドレインで
被覆しなければならない。この被覆に伴い、トラ
ンジスタのチヤネル長さの減少とともに増加する
寄生容量が生ずる。この寄生容量は、非晶質水素
化シリコンに形成した薄膜トランジスタの機能に
対して特に有害である。何故ならば、特に、上記
構造を液晶表示装置に使用した場合、この寄生容
量によつて、素子の応答時間および電圧レベルが
許容できないほど増大されるからである。
最近、トランジスタのゲートをトランジスタの
ドレインおよびソースに整合でき、従つて、被覆
容量をほぼ完全に抑制できる、薄膜トランジスタ
の新規の製造法が提案されている。この種の方法
は、IEEE Electron Device Letters.Vol.EDL3，
No.７（1982年７月）のT.Kodamaの論文“非晶質
シリコン薄膜トランジスタの自己整合法”に記載
されている。
残念ながら、この新規の方法は、複雑すぎて、
薄膜トランジスタの量産には利用できない。特
に、この方法は、多数の工程から成り、更に、非
晶質水素化シリコン層における界面、即ち、素子
の最終機能に有害な界面の煩瑣な検査工程を必要
とする（因みに、界面が不良であると、寄生チヤ
ネルなどが生ずる）。更に、この方法で作製した
トランジスタは、コプレーナ構造ではない。即
ち、トランジスタのチヤネル、ドレインおよびソ
ースが、同一面内にない。
本発明の対象は、正に、上記欠点を排除できる
薄膜トランジスタ製造法である。本発明にもとづ
き、特に、トランジスタのゲートをトランジスタ
のドレインおよびソースに整合でき、従つて、非
晶質水素化シリコン層の界面を抑制できる。更
に、得られたトランジスタは、コプレーナ構造で
ある。
更に詳細に云えば、本発明の対象は、(a)ガラス
基体上にトランジスタのゲートを形成する工程
と、(b)基体およびゲートに絶縁層を堆積させる工
程と、(c)絶縁層に非晶質水素化シリコン層を堆積
させる工程と、(d)シリコン層に、550nmよりも大
きい波長を有する光に感じる感光性ポジ形樹脂層
を堆積させる工程と、(e)ゲートを照射マスクとし
て利用して基体を介して樹脂層を照射する工程
と、(f)樹脂層を現像して上記樹脂層の被照射層を
除去する工程と、(g)残存樹脂層をエツチングマス
クとして利用して、絶縁層が露出するまでシリコ
ン層をエツチングする工程と、(h)構造体全体に第
１導電層を堆積させる工程と、(i)第１導電層に第
２導電層を堆積させる工程と、(j)電気接点を形成
する為に、ゲート上に位置する残存樹脂層、第１
導電層及び第２導電層を除去し、トランジスタの
ソースおよびドレインを形成する工程とから成る
自己整合形ゲートを備えた薄膜トランジスタの製
造法である。
非晶質水素化シリコン層の厚さが150〜300nm
（1500Å〜3000Å）であれば有利である。
上述の製品に使用した層厚よりも厚い非晶質水
素化シリコン層を使用すれば、上記シリコン層の
界面の問題を避けることができる。即ち、コプレ
ーナである構造を得ることができる。
感光性樹脂は、600nmのオーダの波長を有する
可視光に感ずるのが好ましい。
550nmよりも大きい、好ましくは、600nmのオ
ーダの波長を有する光に感ずる感光樹脂を使用す
れば、感光性樹脂の不溶化時間を、紫外光に感ず
る樹脂に比して、少くとも1/10に減少できる。
本発明の好ましい実施例にもとづき、本方法
は、第１導電層が、n+形の非晶質シリコン層で
あること含む。
また第２導電層をクロム層から構成し、絶縁層
を酸化シリコン層から構成すれば、有利である。
実施例を示す添付の図面を参照して以下に本発
明を詳細に説明する。
第１図に示した如く、本製造法の第１工程で
は、公知の写真平版法（マスキングおよびエツチ
ング）を使用して、ガラス基体２上にトランジス
タのゲート４を形成する。このゲート４は、厚さ
が、例えば、100nm（1000Å）であり、クロムか
ら構成するのが好ましい。
次いで、基体２およびトランジスタのゲート４
に、好ましくは、酸化シリコンから成る、絶縁層
６を堆積させる。この絶縁層は、厚さが、例え
ば、100nm（1000Å）であり、低圧または真空蒸
着法によつて作成でき、あるいは、放電装置にお
いてSiH4ガス／O2ガス混合物を使用してグロー
放電法によつて形成できる。
次いで、絶縁層６に、非晶質水素化シリコン層
８、有利には、150〜300nm（1500〜3000Å）の範
囲の厚さを有する層を堆積させる。非晶質水素化
シリコン層８の厚さは、150nm（1500Å）の近傍
にあるのが好ましい。非晶質水素化シリコン層８
は、SiH4ガスを使用してグロー放電によつて作
製できる。
本方法の次の工程では、非晶質水素化シリコン
層８に、550nmよりも大きい、例えば、600〜
700nmの波長を有する光に感ずる感光性ポジ形樹
脂層１０を堆積させる。この樹脂層は、特に、遠
心法によつて堆積させることができる。樹脂とし
ては、HUNT社からMPR204として市販されて
いる如き、フエノールホルムアルデヒド基樹脂を
使用できる。
次いで、第２図に示した如く、基体２を介して
感光性樹脂層１０を照射する。この場合、ゲート
４が、照射マスクとして役立つ。可視光に感ずる
樹脂を使用すれば、照射時間を短縮できる。樹脂
層の現像時、上記層のうちトランジスタのゲート
の範囲にあるゾーン１０ａのみが保持され、照射
されたゾーンは除去される。
本方法の次の工程では、特に、六フツ化硫黄プ
ラズマを使用して、非晶質水素化シリコン層８を
エツチングする。この場合、残存樹脂１０ａが、
エツチングマスクとして役立つ。
次いで、第３図に示した如く、第１導電層１２
として、構造ユニツトに、水素化した、厚さが、
例えば、50nm（500Å）のn+形の非晶質シリコン
層を被覆する。非晶質水素化シリコンと同一の方
法で堆積させたこのn+形の非晶質シリコン層に
よつて、トランジスタのソースおよびドレインの
オーミツク接触が得られる。次いで、この第１導
電層１２に、好ましくはクロムから成る第２導電
層１４を堆積させる。第２導電層１４は、厚さ
が、例えば、150nm（1500Å）であり、例えば、
真空蒸着法またはスプレー法によつて作成でき
る。
“リフト・オフ（Lift−off）”なる名称で知ら
れている方法によつて、トランジスタのゲート４
および残存樹脂１０ａの範囲にある第２導電層１
４および第１導電層１２の部分を除去し、トラン
ジスタのソースおよびドレインを作成する。
上述の方法にもとづき、非晶質水素化シリコン
を使用するので、トランジスタのソースおよびド
レインに対して自己整合されたゲートを得ること
ができる。
更に、MOSトランジスタの場合と同様、トラ
ンジスタのチヤネル、ドレインおよびソースが同
一面内にあるコプレーナ構造が得られる。かくし
て、トランジスタのアクセス抵抗を限定でき、公
知のトランジスタとは異なり、トランジスタのチ
ヤネルを直接にアクセスできる。
更に、本発明に係る方法は、実施し易く、クリ
テルカルな工程を含んでいない。
【図面の簡単な説明】
第１〜４図は、本発明に係る方法の各工程を示
す図面である。 ２……ガラス基体、４……トランジスタのゲー
ト、６……絶縁層、８……非晶質水素化シリコン
層、１０……感光性樹脂層、１０ａ……残存樹脂
層。

Claims (1)

  1. 【特許請求の範囲】 １ (a) ガラス基体２上にトランジスタのゲート
    ４を形成する工程と、 (b) 基体２およびゲート４に絶縁層６を堆積させ
    る工程と、 (c) 絶縁層６に非晶質水素化シリコン層８を堆積
    させる工程と、 (d) シリコン層に、550nmよりも大きい波長を有
    する光に感じる感光性ポジ形樹脂層１０を堆積
    させる工程と、 (e) ゲート４を照射マスクとして利用して基体２
    を介して樹脂層１０を照射する工程と、 (f) 樹脂層１０を現像して上記樹脂層の被照射ゾ
    ーンを除去する工程と、 (g) 残存樹脂層１０ａをエツチングマスクとして
    利用して、絶縁層６が露出するまでシリコン層
    ８をエツチングする工程と、 (h) 構造体全体に第１導電層１２を堆積させる工
    程と、 (i) 第１導電層１２に第２導電層１４を堆積させ
    る工程と、 (j) 電気接点を形成する為に、ゲート４上に位置
    する残存樹脂層１０ａ、第１導電層１２及び第
    ２導電層１４を除去し、トランジスタのソース
    およびドレインを形成する工程とから成る、自
    己整合形ゲートを備えた薄膜トランジスタの製
    造法。 ２ 非晶質水素化シリコン層８の厚さが、150〜
    300nmであることを特徴とする特許請求の範囲第
    １項記載の製造法。 ３ 感光性樹脂が、600nmのオーダの波長を有す
    る光に感ずることを特徴とする特許請求の範囲第
    １項および第２項記載の製造法。 ４ 第１導電層１２が、n+形の非晶質シリコン
    層であることを特徴とする特許請求の範囲第１〜
    ３項の１つに記載の製造法。 ５ 第２導電層１４が、クロム層であることを特
    徴とする特許請求の範囲第４項記載の製造法。 ６ 絶縁層が、酸化シリコン層であることを特徴
    とする特許請求の範囲第１〜５項の１つに記載の
    製造法。
JP59212797A 1983-10-12 1984-10-12 自己整合形ゲートを備えた薄膜トランジスタの製造法 Granted JPS6097675A (ja)

Applications Claiming Priority (2)

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FR8316203 1983-10-12
FR8316203A FR2553579B1 (fr) 1983-10-12 1983-10-12 Procede de fabrication d'un transistor en film mince a grille auto-alignee

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Publication Number Publication Date
JPS6097675A JPS6097675A (ja) 1985-05-31
JPH0523057B2 true JPH0523057B2 (ja) 1993-03-31

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Country Status (5)

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US (1) US4587720A (ja)
EP (1) EP0139585B1 (ja)
JP (1) JPS6097675A (ja)
DE (1) DE3464442D1 (ja)
FR (1) FR2553579B1 (ja)

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