KR940001405A - 메모리셀 캐패시터의 유전막 누설전류 개선방법 - Google Patents

메모리셀 캐패시터의 유전막 누설전류 개선방법 Download PDF

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Abstract

본 발명은 유전막 위에 질화막을 증착하고 건식산화시켜 유전막의 누설 전류를 감소시킬 수 있도록 하는 메모리셀 캐패시터의 고유전막 누설전류 개선방법에 관한 것으로서, 도핑된 폴리실리콘을 증착하여 하지전극을 형성하고 그 위에 Ta2O5유전막을 증착한 메모리셀 개패시터의 제조방법에 있어서, 상기 Ta2O5유전막 위에 질화막을 10A~20A정도로 데포지션하는 단계와, 상기 단계후 고온에 소정시간동안 열처리하는 단계로 이루어져 Ta2O5유전막의 열처리효과를 거듬과 동시에 Ta2O5유전막을 중심으로 상하로 정공의 흐름을 막아주는 SiO2와 SiON막을 형성하여 대칭구조로 만들게 됨으로써 Ta2O6유전막의 누설전류를 현저히 감소시키게 되어 반도체의 고집적화를 이룰 수 있는 것이다.

Description

메모리셀 캐패시터의 유전막 누설전류 개선방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 메모리셀 캐패시터의 유전막 증착공정도.

Claims (4)

  1. 도핑된 폴리실리콘을 증착하여 하지전극을 형성하고 그 위에 Ta2O5유전막을 증착한 메모리셀 캐패시터의 제조방법에 있어서, 상기 Ta2O5유전막 위에 질화막을 증착하는 단계와, 상기 단계후 고온에서 소정시간동안 열처리하는 단계로 이루어지는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법.
  2. 제1항에 있어서, 상기 열처리단계는 700∼900℃온도에서 10∼30분동안 건식산화시키는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개성방법.
  3. 제1항에 있어서, 상기 질화막은 20Å 이하로 증착시키는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법.
  4. 도핑된 폴리실리콘을 증착하여 하지전극을 형성하고 그 위에 Ta2O5유전막을 증착한 메모리셀 캐패시터의 제조방법에 있어서, 상기 Ta2O5유전막 위에 질화막을 증착하는 단계와, 상기 질화막을 증착하는 단계전에 고온에서 소정시간동안 열처리하는 단계로 이루어지는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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