KR950008796B1

KR950008796B1 - 캐패시터 제조방법

Info

Publication number: KR950008796B1
Application number: KR1019920013437A
Authority: KR
Inventors: 김환명
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1992-07-27
Filing date: 1992-07-27
Publication date: 1995-08-08
Also published as: KR940003102A

Abstract

내용 없음.

Description

캐패시터 제조방법

제1도 및 제2도 : 종래의 방법을 설명하기 위한 도면

제3도 및 제4도 : 본 발명의 방법을 설명하기 위한 도면

본 발명은 캐패시터의 제조방법에 관한 것으로, 특히 유전체막을 통과하는 누설전류를 줄이고, 살제 유전체막의 두께를 감소시켜 정전용량을 증대시킨 캐패시터제조방법에 관한 것이다.

한정된 면적에 큰 정전용량을 가지는 캐패시터를 실현시키기 위하여 유전율이 큰 캐패시터 유전체를 사용하려는 연구가 계속되어 왔으며 이러한 노력의 결과로 유전율이 큰 Ta₂O₅막이 캐패시터의 유전막으로 사용되기에 이르렀다.

그러나, 이 Ta₂O₅막은 누설전류가 크다는 단점이 있기 때문에 누설전류를 감소시키려는 노력이 또한 계속되고 있다.

이러한 종래기술중의 하나가 제1도에 도시된 바와 같이 TiN을 캐패시터의 플레이트전극으로 사용하는 방법인데, 이 방법은 먼저 반도체기판의 소정부위에 캐패시터의 노드전극을 폴리실리콘(10)으로 형성시킨 다음, 그 위에 Ta₂O₅(20)을 저압기압증착법(LPCVD)이나 플라스마법에 의해 증착한 다음, 산소분위기에서 고온으로 열처리하고 플레이트전극으로 TiN을 스퍼터링법이나 CVD법에 의해 증착시켜서 캐패시터를 형성하는 것이다.

이 방법에서 TiN을 사용하는 것은 TiN의 증착공정 중 Ti가 Ta₂O₅막의 Ta와 치환되어 산소결핍(Oxygen Vacancy)를 보상하도록 하여 누실전류를 줄이려는 것이다.

또다른 하나의 종래방법은 제2도에 도시되어있는 바와같이, 제1도에서의 TiN위에 다시 도핑된 폴리실리콘을 증착하거나 TiN대신 폴러실리콘을 증착하여 캐패시터의 플레이트전극으로 사용토록 한 것이다.

그리고, 폴리실리콘(10) 즉, 캐패시터의 스트리니노드 위에 Ta₂O₅유전막을 증착한 다음, 누실전류 특성을 개선하기 위하여「UV-O₃처리」나「RTP 어닐링」혹은「O₂열처러공정」을 진행한 뒤 플레이트전극으로서 TiN 혹은 폴리실리콘을 증착한다.

이 때「UV-O₃어닐링」은 O₃5%의 가스 분위기에 온도를 300℃정도, 시간은 20분정도 실시하며,「RTP 어닐링」은 NH₃가스 분위기 하에 850℃온도에서 10분정도 실시하며,「O₂어닐링」은 O₂100% 분위가헹 800℃ 온도를 30분 정도 실시한다.

그러나 이러한 종래기술에서는「UV-O₃어닐링」만으로는 누설전류 감소효과를 충분히 얻을 수 없고,「O₂어닐링」은 Ta₂O₅와 폴리실리콘 스토리지노드 사이의 계면에서 산화막이 많이 형성되어 유전막의 두께가 두꺼워져서 캐패시턴스 감소를 초래한다.

그리고 플레이트전극으로 TiN을 사용하면 식각공정이 어렵고, 후공정의 열처리온도에 제약이 따르며, 또 금속성물질의 사용으로 인하여 금속오염의 위험도 있다.

본발명은 이러한 종래 기술의 문제점을 해결하기 위한 것으로서, 한 실시예는 반도체기판의 소정부위에 캐패시터의 저장전극을 도핑된 폴리실리콘으로 형성하고, 그 위에 Ta₂O₅유전막을 부착시키며, 이 유전막위에 캐패시터 플레이트전극이 필 TiN을 증착하여 캐패시터를 제조하는 방법에 있어서, 캐패시터의 플레이트전극용 TiN을 증착하기 전에 Ta₂O₅유전막을 고온의 N₂O가스분위기 하에서 열처리하는 제조방법이다.

이 때, Ta₂O₅의 열처리온도를 700∼950℃로 하는 것이 좋으며, 또 Ta₂O₅의 열처리를 약 30분간 실시하는 것이 좋다.

더욱 바람직하기로는 Ta₂O₅의 열처리온도를 약 800℃로 하는 것이다.

다른 하나의 실시예는 반도체기판의 소정부위에 캐패시터의 저장전극을 도핑된 폴리실리콘으로 형성하고, 그 위에 Ta₂O₅유전막을 부착시키며, 이 유전막 위에 캐패시터 플레이트전극이 될 도핑된 폴리실리콘을 증착하여 캐패시터를 제조하는 방법에 있어서, Ta와 이온반경이 비슷하고 원자가가 1개 적은 Ge⁴⁺이온을 Ta₂O₅막에 주입시키는 단계를 포함하여 이루어지는 제조방법이다.

이 경우에도 Ta₂O₅유전막 증착후 N₂O가스분위기의 고온(Ta₂O₅의 열처리는 온도 700∼950℃에서 약 30분간)에서 열처리한다.

그리고, 캐패시터의 플레이트전극을 폴리실리콘에 상기 Ge⁴⁺이온을 주입하고, 열처리하여 Ta₂O₅막 속으로 상기 Ge⁴⁺이온이 확산되게 하거나, 캐패시터의 저장전극인 폴리실리콘에 Ge⁴⁺이온을 주입하고 그 후Ta₂O₅열처리공정에서 Ta₂O₅막속으로 Ge⁴⁺이온이 확산되게 한다.

Ge⁴⁺이온 대신 Si⁴⁺이온이나 Y³⁺이온을 주입하여도 된다.

제3도는 본 발명의 일실시예를 설명하기 위한 도면이다.

이 방법은 먼저 저압증착법에 의해 캐패시터의 스토리지노드전극을 도핑된 폴리실리콘으로 형성시키고, Ta(OC₂H₅)₅나 TaCl₅를 원료로 하여 저압증착법이나 플라스마증착법에 의하여 캐패시터의 스토리지노드전극 표면에 부착시킨 후, 고온(약 700∼950℃), 바람직하기로는 약 800℃정도의 N₂O가스 분위기 하에서 30분정도 열처리한다.

그 후에 캐패시터의 플레이트전극용으로 도핑된 폴리실리콘이나 TiN을 증착하여 캐페시터를 제조한다. 본 실시예에서와 같이, N₂O 가스 분위기 하에서 열처리를 하면, 산소에 의한 Ta₂O₅막의 결점보상(Defect Annealing)이 충분히 이루어지며 순수 산소 분위기보다는 Ta₂O₅막과 플리실리콘 사이의 계면에서 생성되는 산화막을 적은 산화물로 억제할 수 있으므로, 유전체막 전체의 산화막 환산두께를 줄일 수 있다.

그리고 스토리니노드의 폴리실리콘과 Ta₂O₅막 사이의 계면에 생성되는 산화막에 Si-N 본드가 형성되어 순수산화막보다 더 좋은 누설전류 특성을 가지게된다.

따라서, 누설전류를 줄일 수 있고, 큰 캐패시턴스를 얻을 수 있게된다.

제4도는 본 발명의 제2실시예를 설명하기 위한 도면이다.

먼저 제4도의 (A)에서와 같이, 실리콘기판의 소정부위(캐패시터를 형성할 부위)에 도핑된 폴리실리콘을 500Å정도 증착하여 캐패시터의 스트로지전극(10)을 형성한 후, 저압(약 500 mtorr) 430℃에서 Ta(OC₂H₅)₅증기와 산소가스를 열분해하여 Ta₂O₅(금속산화막)(20)을 100Å정도 증착시킨다.

다음에 N₂O가스 분위기 하에서 800℃정도의 온도로 약 30분간 열처리한다.

다음에 제4도의 (B)와 같이, 도핑된 폴리실리콘(40)을 1500Å정도 증착하여 캐패시터의 플레이트전극을 형성한다.

그리고 플레이트전극인 폴리실리콘(40)에 이온주입법에 의해 Ge⁴⁺을 1013개/cm³정도로 주입하고, 800℃정도에서 10분간 열처리하여 Ge⁴⁺가 Ta₂O₅막으로 확산되어 Ta와 치환되도록 한다.

이때 플레이트전극인 폴리실리콘(40)에 이온주입하는 대신, 저장전극인 폴리실리콘에 Ge⁴⁺을 10¹³개/cm³정도로 주입하고, 후공정인 Ta₂O₅막 열처리공정에서 Ge⁴⁺가 Ta₂O₅막으로 확산되어 Ta와 치환되도록 하여도 된다.

이 방법에서는 Ta₂O₅막을 N₂O 가스분위기 하에서 800℃ 정도로 30분간 열처리함으로써, Ta₂O₅막을 치밀하게 하고 막 안에 존재하는 산소결핍을 줄인다.

또 TiN을 사용하지 아니하므로 금속성 오염원을 줄이고, 후공정에서의 열처리 온도에 제한을 덜 준다. 그리고 Ta⁵⁺와 이온반경은 비슷하나 원자가가 1개 적은 Ge⁴⁺가 산소결핍을 갖는 Ta와 치환되므로 산소결핍에 의한 누설전류를 감소시킨다.

여기서 Ge⁴⁺이온주입공정에서 Ge⁴⁺대신 Ta보다 원자가가 낮고 이온반경이 비슷해 Ta와 치환될 수 있는 Si, Y등의 물질을 사용할 수 있으며, Ge를 먼저 캐패시터의 저장전극인 폴리실리콘에 도핑하므로써, 플레이트 폴리실리콘에 이온주입 후 실시하는 열처리 공정을 단순화할 수 있다. 즉, 열처리공정을 한 공정 생략할 수 있다.

본 발명에 의하면 높은 유전률을 가지고 있는 Ta₂O₅를 캐패시터의 유전막으로 사용할 수가 있어서 작은면적에서도 큰 캐패시턴스를 얻을 수 있고, 또한 누설전류 문제도 해소시킬 수 있다.

Claims

반도체기관의 소정부위에 캐패시터의 저장전극을 도핑된 폴리실리콘으로 형성하고, 그 위에 Ta₂O₅유전막을 부착시키며, 이 유전막 위해 캐패시터 플레이트전극이 될 TiN을 증착하여 캐패시터를 제조하는 방법에 있어서, 캐패시터의 플레이트전극용 TiN을 증착하기 전에 Ta₂O₅유전막을 고온의 N₂O 가스분위기하에서 열처리하는 것이 특징인 캐패시터 제조방법.
제1항에 있어서, Ta₂O₅의 열처리온도를 700∼950℃로 하는 것을 특징으로 하는 캐패시터 제조방법.
제2항에 있어서, Ta₂O₅의 열처리를 약 30분간 실시하는 것이 특징인 캐패시터 제조방법.
제2항에 있어서, Ta₂O₅의 열처리온도를 약 800℃로 하는 것이 특징인 캐페시터 제조방법.
반도체기판의 소정부위에 캐패시터의 저장전극을 도핑된 폴리실리콘으로 형성하고, 그 위에 Ta₂O₅유전막을 부착시키며, 이 유전막 의해 캐패시터 플레이트전극이 될 도핑된 폴리실리콘을 증착하여 캐패시터를 제조하는 방법에 있어서, Ta와 이온반경이 비슷하고 원자가가 1개 적은 Ge⁴⁺이온을 Ta₂O₅막에 주입시키는 단계를 포함하여 이루어지는 것이 특징인 캐페시터 제조방법.
제5항에 있어서, Ta₂O₅유전막 증착후 N₂O 가스분위기의 고온에서 열처리하는 공정을 실행하는 것이 특정인 캐패시터 제조방법.
제5항에 있어서, 캐패시터의 플레이트전극인 폴리실리콘에 상기 Ge⁴⁺이온을 주입하고, 열처리하여 Ta₂O₅막 속으로 상기 Ge⁴⁺이온이 확산되게 하는 것이 특징인 캐패시터 제조방법.
제5항에 있어서, 캐패시터의 저장전극인 폴리실리콘에 Ge⁴⁺이온을 주입하고 그 후 Ta₂O₅열처리공정에서 Ta₂O₅막 속으로 Ge⁴⁺이온이 확산되게 하는 것이 특징인 캐패시터 제조방법.
제7항에 있어서 Ge⁴⁺이온 대신 Si⁴⁺이온을 주입하는 것이 특징인 캐패시터 제조방법.
제7항에 있어서 Ge⁴⁺이온 대신 Y³⁺이온을 주입하는 것이 특징인 캐패시터 제조방법.
제8항에 있어서 Ge⁴⁺이온 대신 Si⁴⁺이온을 주입하는 것이 특징인 캐패시터 제조방법.
제8항에 있어서 Ge⁴⁺이온 대신 Y³⁺이온을 주입하는 것이 특징인 캐패시터 제조방법.
제6항에 있어서, Ta₂O₅의 열처리온도를 700∼950℃로 하는 것을 특징으로 하는 캐패시터 제조방법.
제13항에 있어서, Ta₂O₅의 열처리를 약 30분간 실시하는 것이 특징인 캐패시터 제조방법.
제5,6 혹은 7항에 있어서, Ta₂O₅막을 약 100Å증착후 N₂O 가스분위기 하에서 약 800℃정도로 약 30분간 열처리하고, 그 위에 도핑된 다결정 폴리실콘을 1500Å 정도 증착시키며, 그 위에서 Ge⁴⁺이온을 약 10¹³개/cm³되게 이온주입한 후, 약 800℃에서 10분정도 열처리하여 Ge⁴⁺이온이 Ta₂O₅막으로 확산되어 Ta와 일부치환되도록 하는 것이 특징인 캐패시터 제조방법.
제5,6 혹은 8항에 있어서, 반도체기판의 소정부위에 캐패시터의 저장전극을 도핑된 폴리실리콘으로 형성한 후, 그 위에서 Ge⁴⁺이온을 약 10¹³개/cm³되게 이온주입하고, Ta₂O₅막을 약 100Å증착후 N₂O가스분위기 하에서 약 800℃정도로 약 30분간 열처러하고, 그 위에 도핑된 다결정 폴리실리콘을 1500Å정도 증착시켜서, 산소에 의한 Ta₂O₅막의 결점보상(Defect Annealing)이 이루어짐과 동시에 Ge⁴⁺이온이 Ta₂O₅막으로 확산되어 Ta와 일부 치환되도록 하는 것이 특징인 캐패시터 제조방법.