KR100423065B1 - 반도체소자의키-홀발생방지방법 - Google Patents
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Abstract
본 발명은 레이저(Laser) 조사를 이용한 텅스텐(W)-플러그(plug) 에치-백(etchback) 공정에 의한 반도체 소자의 키-홀 발생 방지 방법에 관한 것으로, 텅스텐-플러그 공정에서 발생하는 키-홀(key hole)을 제거하여 홀 리세스(hole recess) 감소를 유도함으로써, 에치(etch) 공정 마진을 증가 시킬 수 있는 반도체 소자의 키-홀 발생 방지 방법에 관한 것이다.
Description
본 발명은 레이저 조사를 이용한 텅스텐(W)-플러그(plug) 에치-백(etchback) 공정에 의한 반도체 소자의 키-홀 발생 방지 방법에 관한 것으로, 특히 텅스텐-플러그 공정에서 발생하는 키-홀(key hole)을 제거하고, 홀 리세스(hole recess) 감소를 유도함으로써, 에치(etch) 공정 마진을 증가 시킬 수 있는 반도체 소자의 키-홀 발생 방지 방법에 관한 것이다.
일반적으로 현재 적용되는 텅스텐-플러그 공정은 도 1(a) 및 도 1(b)에 도시된 바와 같이 식각 공정시 홀 리세스(3) 및 텅스텐(4) 증착시 이미 존재하는 취약 영역(1)으로 인하여 콘택 홀 영역(2) 내에 키-홀(5)이 발생하게 된다. 특히 식각 공정 시간이 증가 할수록 키-홀(5) 크기가 증가하게 되어 소자의 신뢰성이 저하되는 단점이 있다.
따라서, 본 발명은 레이저 조사를 이용한 텅스텐-플러그 에치-백 공정을 수행함으로써, 홀 리세스 및 키-홀 발생을 방지할 수 있도록 한 반도체 소자의 키-홀 발생 방지 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 키-홀 발생 방지 방법은 레이저 조사를 이용한 텅스텐-플러그 에치-백 공정을 수행하여 홀-리세스 및 키-홀 발생을 방지 하도록 하는 것을 특징으로 한다.
도 1(a) 및 1(b)는 종래의 반도체 소자 제조 공정시 발생되는 키-홀을 나타낸 단면도.
도 2(a) 내지 도 2(e)는 본 발명에 따른 레이저 조사를 이용한 반도체 소자의 키-홀 발생 방지 방법을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 취약 영역 2, 13: 콘택 홀 영역
3: 홀 리세스 4, 11, 14: 텅스텐 층
5: 키-홀 12: 마스크
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2(a) 내지 도 2(e)는 본 발명에 따른 레이저 조사를 이용한 반도체 소자의 키-홀 발생 방지 방법을 설명하기 위해 도시한 단면도이다.
먼저 텅스텐 층(11)을 도포하고, 마스크(12)를 콘택 홀 영역(13)에 형성하여 이온 주입 공정을 실시하게 된다. 이 후, 마스크(12)를 제거한 후 텅스텐 층(11)을 식각하게 된다. 이때, 콘택 홀 영역(13)의 텅스텐(14)은 그레인 사이즈가 증가함에 따라 레이저 조사를 받지 않은 기타 지역에 비해 식각비가 감소하게 되고, 이에 따라 충분한 식각을 수행하더라도 콘택 홀 내의 홀-리세스 및 키-홀을 제거할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 레이저 이온 주입 공정을 사용한 텅스텐-플러그 에치-백 공정에 의해 반도체 소자의 키-홀 발생을 방지할 수 있도록 함으로써, 홀-리세스 감소로 인한 식각 공정 마진을 증가시킬수 있으며, 키-홀 제거로 인하여 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (1)
- (a) 콘택홀이 형성된 반도체 기판이 제공되는 단계;(b) 전체 구조 상부에 텅스텐층이 증착되는 단계;(c) 상기 콘택홀 영역의 상기 텅스텐층이 노출되도록 포토레지스트 마스크가 형성되는 단계;(d) 상기 (c) 단계에서 노출되는 부위가 노출되지 않는 부위보다 그레인 사이즈가 증가되어 식각비가 감소되도록 상기 포토레지스트 마스크에 의해 노출된 상기 텅스텐층에 레이저가 조사되는 단계; 및(e) 상기 포토레지스트 마스크가 제거된 후, 에치-백 공정을 실시하여 상기 콘택홀이 매립되도록 텅스텐 플러그가 형성되는 단계를 포함하는 반도체 소자의 키-홀 발생 방지 방법.
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