KR100364819B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 플러그(Plug)에 발생되는 보이드(Void)를 방지하여 소자의 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판의 일영역상에 하부 금속막을 형성하는 단계와, 상기 하부 금속막상에 층간 절연막을 형성하고 상기 하부 금속막이 소정 부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 반도체 기판의 전면에 감광막을 도포하고 상기 감광막을 선택적으로 패터닝하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 콘택홀 상부 측면을 제거하여 상기 콘택홀 상부의 면적을 증가시키는 단계와, 상기 감광막을 제거한 후 상기 반도체 기판의 표면상에 접착층을 증착하는 단계와, 상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 스텝 커버리지(Step Coverage)를 향상시키어 플러그의 보이드 발생을 방지하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
0.25㎛ MDL(Merged DRAM Logic) 반도체 소자 제조 공정에서 인터컨넥션 라인(Interconnection Line) 형성 공정이 있으며, 고집적화를 요구하는 소자들에서 메탈라인 사이의 간격이 가까워지고 층간 메탈 라인간을 연결하는 콘택홀(Contact Hole)들도 점점 가까워지고 있다.
또한, 상기 콘택홀들은 그 사이즈가 점점 작아지고 깊이가 깊어지어져 10 : 1 이상의 고종횡비(High Aspect Ratio)를 갖게 되었다.
하지만, 상기 콘택홀에서의 가스의 팽창 및 이온 주입 전류의 스캐터링(Scattering) 현상으로 인하여 콘택홀의 휨 현상이 발생하게 된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 금속막을 증착하고, 포토 및 식각 공정으로 상기 반도체 기판(11)의 소정 영역상에만 남도록 상기 금속막을 선택적으로 제거하여 하부 금속막(12)을 형성한다.
그리고, 상기 하부 금속막(12)을 포함한 반도체 기판(11)의 전면에 층간 절연막(13)을 증착하고 포토 및 식각 공정으로 상기 하부 금속막(12)의 일영역이 노출되도록 상기 층간 절연막(13)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
여기서, 상기 층간 절연막(13)은 산화막이다.
이때, 집적도 증가에 따라서 상기 콘택홀(14)은 10 : 1 이상의 고종횡비를 가지므로 상기 콘택홀(14)에서의 가스 팽창 및 이온 주입 전류의 스캐터링 현상으로 인하여 상기 콘택홀(14)이 항아리처럼 휘게 된다.
그리고, 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 접착층(15)을 증착한다.
상기 접창층(15)은 티타늄 질화막(TiN) 및 티타늄막(Ti)을 이용하여 형성하며, 상기 접착층(15) 증착시에 상기 콘택홀(14)의 상측 구멍이 작아지게 되고 경우에 따라서는 막히는 현상이 발생된다.
그리고, 도 1c에 도시된 바와 같이 WF6가스 분위기에서 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 텅스텐막(16)을 증착한다.
이때, 상기 콘택홀(14)의 상부가 좁음으로 인하여 상기 텅스텐막(16)이 상기 콘택홀(14) 하부에까지 형성되지 못하므로 상기 콘택홀(14) 하부에 보이드(17)가 발생되게 된다.
그리고, 상기 콘택홀(14)의 상부 입구가 막힘으로 인하여 상기 콘택홀(14) 내부에 텅스텐막(16)이 증착되지 않는 경우도 발생된다.
그리고, 도면에는 도시하지 않았지만 상기 콘택홀(14) 내부에만 남도록 상기 텅스텐막(16)을 선택적으로 제거하여 플러그를 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 콘택홀의 입구가 좁음으로 인하여 플러그 하부에 보이드가 발생되므로소자의 전기적 특성이 열화된다.
둘째, 콘택홀 입구가 완전히 막히는 경우에는 플러그를 형성할 수 없어 패일(Fail) 현상이 발생되므로 수율이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 콘택홀의 스텝 커버리지를 개선하여 소자의 전기적 특성 및 수율을 향상시키기에 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 하부 금속막
23 : 층간 절연막 24 : 콘택홀
25 : 포토레지스트 26 : 접착층
27 : 텅스텐막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판의 일영역상에 하부 금속막을 형성하는 단계와, 상기 하부 금속막상에 층간 절연막을 형성하고 상기 하부 금속막이 소정 부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 반도체 기판의 전면에 감광막을 도포하고 상기 감광막을 선택적으로 패터닝하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 콘택홀 상부 측면을 제거하여 상기 콘택홀 상부의 면적을 증가시키는 단계와, 상기 감광막을 제거한 후 상기 반도체 기판의 표면상에 접착층을 증착하는 단계와, 상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 도 2a에 도시된 바와 같이, 반도체 기판(21)상에 금속막을 증착하고 포토 및 식각 공정으로 상기 반도체 기판(21)의 일영역상에 남도록 상기 금속막을 선택적으로 제거하여 하부 금속막(22)을 형성한다.
그리고, 상기 하부 금속막(22)을 포함한 반도체 기판(21)의 전면에 층간 절연막(23)을 증착한다.
여기서, 상기 층간 절연막(23)은 산화막이다.
그리고, 포토 및 식각 공정으로 상기 하부 금속막(22)이 소정 부분 노출되도록 상기 층간 절연막(23)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
여기서, 상기 콘택홀(24)이 고종회비를 가짐으로 인하여 그 측면이 항아리처럼 휘는 현상이 발생되게 된다.
그리고, 상기 콘택홀(24)을 포함한 반도체 기판(11)의 전면에 포토레지스트(25)를 도포한다.
이때, 상기 포토레지스트(25)의 두께는 3000∼4000Å이 되도록 한다.
그리고, 노광 및 현상 공정으로 상기 콘택홀(24) 상부 및 그에 인접한 상기 층간 절연막(23)이 노출되도록 상기 포토레지스트(25)를 패터닝한다.
이때, 상기 콘택홀(24)의 상부에서 a만큼 하부로 내려간 지점까지가 노출되도록 상기 포토레지스트(25)를 패터닝한다.
그리고, 상기 패터닝된 포토레지스트(25)를 마스크로 이용하여 상기 층간 절연막(23)을 선택적으로 제거하여 콘택홀 상부를 넓힌다.
여기서, 상기 공정은 4∼5mT의 압력, 2000∼3000W의 소오스 전원, 1000∼2000W의 바이어스 전원하에서 10∼30㎖의 C3F8과, 50∼70㎖의 CO와, 10∼100㎖의 T(He) 분위기로 실시하며 1013ion/㎤ 이상의 고밀도 플라즈마 장비를 이용한다.
이때, 상기 콘택홀(24) 측면 상부의 층간 절연막(23)부터 제거되고 난 후에 측면부가 조금씩 제거되면서 그 측면이 경사를 갖게 된다.
그리고, 도 2c에 도시된 바와 같이, 상기 층간 절연막(23) 상부의 포토레지스트(25) 및 콘택홀(24) 하부의 포토레지스트(25)를 제거한다.
그리고, 습식 세정 공정을 실시하여 폴리머(Polymer)나 잔여물(Residue)을 완전히 제거한다.
그리고, 도 2d에 도시된 바와 같이 상기 콘택홀(24)을 포함한 반도체 기판(21)상에 접착층(26)을 증착한 후, WF6가스 분위기에서 텅스텐막(27)을 증착한다.
여기서, 상기 접착층(26)은 티타늄막 및 티타늄 질화막을 이용한다.
그리고, 도면에는 도시하지 않았지만 평탄화 공정으로 상기 콘택홀(24) 내부에만 남도록 상기 텅스텐막(27)을 제거하여 플러그를 형성하여 본 발명의 제 1 실시예에 따른 반도체 소자를 완성한다.
그리고, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 도 3a에도시된 바와 같이, 반도체 기판(31)의 소정 영역상에 하부 금속막(32)을 형성하고 상기 반도체 기판(31)의 전면에 층간 절연막(33)을 증착한다.
그리고, 포토 및 식각 공정으로 상기 하부 금속막(32)의 일영역이 노출되도록 상기 층간 절연막(33)을 선택적으로 제거하여 콘택홀(34)을 형성한다.
여기서, 상기 콘택홀(34)이 고종회비를 가짐으로 인하여 그 측면이 항아리처럼 휘는 현상이 발생되게 된다.
그리고, 상기 콘택홀(34)을 포함한 전면에 포토레지스트(35)를 증착한다.
그리고, 상기 콘택홀(34) 하부에만 남도록 상기 포토레지스트(35)를 선택적으로 패터닝한다.
이때, 상기 포토레지스트(35)는 콘택홀(34)의 상부에서 b만큼 내려간 지점 하부까지 제거되도록 패터닝한다.
여기서, 상기 b 크기는 상기 제 1 실시예에서의 a 크기보다 작게 되도록 한다.
그리고, 4∼5mT의 압력, 2000∼3000W의 소오스 전원, 1000∼2000W의 바이어스 전원하에서 10∼30㎖의 C3F8과, 50∼70㎖의 CO와, 10∼100㎖의 T(He) 분위기로 실시하며 1013ion/㎤ 이상의 고밀도 플라즈마 장비를 이용하여 상기 콘택홀(34)의 측면 상부의 층간 절연막(33)을 제거하여 콘택홀(34)의 상부를 넓힌다.
이때, 상기 콘택홀(34) 측면 상부의 층간 절연막(33)부터 제거되고 난 후에 측면부가 조금씩 제거되면서 그 측면이 경사를 갖게 된다.
그리고, 도 3c에 도시된 바와 같이 상기 콘택홀(34) 하부의 포토레지스트(35)를 제거한 후, 습식 세정 공정을 실시한다.
그리고, 도 3d에 도시된 바와 같이 상기 반도체 기판(31)의 표면상에 접착층(36)을 증착하고, 상기 콘택홀(34)을 포함한 전면에 텅스텐막(37)을 증착한다.
그리고, 도면에는 도시하지 않았지만 평탄화 공정으로 상기 콘택홀(34) 내부에만 남도록 상기 텅스텐막(37)을 선택적으로 제거하여 플러그를 형성하여 본 발명의 제 2 실시예에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 플러그 내부의 보이드를 제거할 수 있으므로 소자의 전기적 특성을 향상시킬 수 있다.
둘째, 콘택홀의 막힘 현상으로 인하여 플러그가 형성되지 않는 현상을 방지할 수 있으므로 소자의 수율을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판의 일영역상에 하부 금속막을 형성하는 단계;
    상기 하부 금속막상에 층간 절연막을 형성하고 상기 하부 금속막이 소정 부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 반도체 기판의 전면에 감광막을 도포하고 상기 감광막을 선택적으로 패터닝하는 단계;
    상기 패터닝된 감광막을 마스크로 이용하여 상기 콘택홀 상부 측면을 제거하여 상기 콘택홀 상부의 면적을 증가시키는 단계;
    상기 감광막을 제거한 후 상기 반도체 기판의 표면상에 접착층을 증착하는 단계;
    상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항 있어서, 상기 콘택홀 상부 및 그에 인접한 상기 층간 절연막이 노출되도록 상기 감광막을 선택적으로 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 층간 절연막의 표면과 상기 콘택홀 상부가 노출되도록 상기 감광막을 선택적으로 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 콘택홀 상부 측면을 제거하는 공정은 4∼5mT의 압력, 2000∼3000W의 소오스 전원, 1000∼2000W의 바이어스 전원하에서 10∼30㎖의 C3F8과, 50∼70㎖의 CO와, 10∼100㎖의 T(He) 분위기에서 고밀도 플라즈마 장비를 이용하여 실시함을 특징으로 하는 반도체 소자의 제조방법.
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