KR100393963B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 배선간의 콘택저항을 낮추도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선상에 절연막을 형성하고 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 도우프트 폴리 실리콘층을 형성하는 단계와, 상기 도우프트 폴리 실리콘층내에 주입되도록 질소이온을 주입하는 단계와, 상기 도우프트 폴리 실리콘층상에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막 및 도우프트 폴리 실리콘층을 선택적으로 제거하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선 형성방법에 있어서, 기존에는 텅스텐(W)을 배선물질로 사용하였는데, 그 사용방법으로는 수소(H2)와 WF6을 반응가스 사용하는 방법과 사일렌(SiH4)과 WF6을 반응가스로 사용하는 방법을 주로 사용하였다.
그러나 이들 두 가지 방법을 사용하여 텅스텐을 실리콘 계면에 직접 증착하는 경우에 여러 문제점이 야기되었다.
즉, 실리콘기판에 텅스텐막을 직접 접촉하는 경우에 실리콘(Si)이 텅스텐에 비해 결합력이 약하기 때문에 실리콘층의 실리콘이 텅스텐막쪽으로 이동하여 텅스텐과 결합됨으로써 실리콘층의 파괴가 일어나고, 실리콘층의 공백화 현상이 일어남으로써 실리콘 기판의 특성이 나빠지게 된다.
따라서 이러한 실리콘 기판에 텅스텐막 이 직접 접촉하지 않도록 하기 위해 실리콘 기판에 방지막(Barrier)을 먼저 형성해 주는 기술이 제안되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(11)상에 500Å 두께의 제 1 도우프트(Doped) 폴리 실리콘층(12)과 1200Å 두께의 텅스텐 실리사이드막(도시되지 않음)을 차례로 형성하고, 사진석판술(Photolithography) 및 식각공정으로 텅스텐 실리사이드막과 제 1 도우프트 폴리 실리콘층(12)을 패터닝하여 제 1 금속배선(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 금속배선(13)을 포함한 반도체 기판(11)의 전면에 ILD(Inter Layer Deposition)막(14)을 형성하고, 상기 ILD막(14)상에 감광막(15)을 도포한 후, 노광 및 현상공정으로 감광막(15)을 패터닝하여 콘택부분을 정의한다.
이어, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 제 1 금속배선(13)의 표면이 일정부분 노출되도록 상기 ILD막(14)을 선택적으로 제거하여 콘택홀(16)을 형성한다.
도 1c에 도시한 바와 같이, 상기 감광막(15)을 제거하고, 상기 콘택홀(16)을 포함한 실리콘 기판(11)의 전면에 스퍼터링 방법을 이용하여 500Å두께로 제 2 도우프트 폴리 실리콘층(17)을 형성한다.
이어, 상기 제 2 도우프트 폴리 실리콘층(17)상에 H2와 WF6혹은 SiH4와 WF6의 반응가스를 이용하여 1200Å 두께로 텅스텐 실리사이드막(도시되지 않음)을 증착하고, 사진석판술 및 식각공정으로 상기 텅스텐 실리사이드막과 제 2 도우프트 폴리 실리콘층(17)을 패터닝함으로써 제 2 금속배선(18)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 도우프트 폴리 실리콘상에 실리사이드막을 형성할 때 도우프트 폴리 실리콘내에 함유된 실리콘이 실리사이드막으로 빠져나감으로써 콘택저항이 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 배선간의 콘택저항을 낮추도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 제 1 도우프트 폴리 실리콘층
23 : 제 1 금속배선 24 : ILD막
25 : 감광막 26 : 콘택홀
27 : 제 2 도우프트 폴리 실리콘층 28 : 제 2 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선상에 절연막을 형성하고 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 도우프트 폴리 실리콘층을 형성하는 단계와, 상기 도우프트 폴리 실리콘층내에 주입되도록 질소이온을 주입하는 단계와, 상기 도우프트 폴리 실리콘층상에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막 및 도우프트 폴리 실리콘층을 선택적으로 제거하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(21)상에 500Å 두께의 제 1 도우프트(Doped) 폴리 실리콘층(22)과 1200Å 두께의 텅스텐막(도시되지 않음)을 차례로 형성하고, 사진석판술(Photolithography) 및 식각공정으로 텅스텐막과 제 1 도우프트 폴리 실리콘층(22)을 패터닝하여 제 1 금속배선(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 금속배선(23)을 포함한 반도체 기판(21)의 전면에 ILD(Inter Layer Deposition)막(24)을 형성하고, 상기 ILD막(24)상에 감광막(25)을 도포한 후, 노광 및 현상공정으로 감광막(25)을 패터닝하여 콘택부분을 정의한다.
이어, 상기 패터닝된 감광막(25)을 마스크로 이용하여 상기 제 1 금속배선(23)의 표면이 일정부분 노출되도록 상기 ILD막(24)을 선택적으로 제거하여 콘택홀(26)을 형성한다.
도 2c에 도시한 바와 같이, 상기 감광막(25)을 제거하고, 상기 콘택홀(26)을 포함한 실리콘 기판(21)의 전면에 스퍼터링 방법을 이용하여 500Å두께로 제 2 도우프트 폴리 실리콘층(27)을 형성한다.
이어, 상기 제 2 도우프트 폴리 실리콘층(27)의 전면에 질소(Nitrogen)이온을 주입하여 상기 제 2 도우프트 폴리 실리콘층(27)의 비저항을 감소시킨다.
여기서 상기 질소이온의 주입깊이는 상기 제 2 도우프트 폴리실리콘층(27)의 표면으로부터 200 ~ 300Å깊이까지 주입되도록 이온주입 에너지를 조절하여 주입하고, 1014~ 1015/㎠의 도즈(Dose)량으로 주입한다.
도 2d에 도시한 바와 같이, 상기 제 2 도우프트 폴리 실리콘층(27)상에 H2와 WF6혹은 SiH4와 WF6의 반응가스를 이용하여 1200Å 두께로 텅스텐 실리사이막(도시되지 않음)을 증착하고, 사진석판술 및 식각공정으로 상기 텅스텐 실리사이드막과 제 2 도우프트 폴리 실리콘층(27)을 패터닝함으로써 제 2 금속배선(28)을 형성한다.
여기서 상기 제 2 금속배선(28)을 형성하기 전에 질소이온을 주입하지 않고, 제 2 금속배선용 텅스텐 실리사이드막을 형성한 후에 상기 제 2 도우프트 폴리 실리콘층(27)의 표면으로부터 소정깊이까지 질소이온을 주입할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
즉, 베리어층으로 사용된 도우프트 폴리 실리콘층에 질소이온을 주입함으로써 도우프트 폴리 실리콘층내의 실리콘이 실리사이드막으로 빠져나가는 것을 방지할 수 있기 때문에 콘택저항을 낮출 수 있다.

Claims (4)

  1. 반도체 기판상에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선상에 절연막을 형성하고 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 도우프트 폴리 실리콘층을 형성하는 단계;
    상기 도우프트 폴리 실리콘층내에 주입되도록 질소이온을 주입하는 단계;
    상기 도우프트 폴리 실리콘층상에 금속 실리사이드막을 형성하는 단계;
    상기 금속 실리사이드막 및 도우프트 폴리 실리콘층을 선택적으로 제거하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 질소이온은 도우프트 폴리 실리콘층의 표면으로부터 200 ~ 300Å깊이까지 주입하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 이온주입은 1014~ 1015/㎠의 도즈(Dose)량으로 주입하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 반도체 기판상에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선상에 절연막을 형성하고 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 도우프트 폴리 실리콘층을 형성하는 단계;
    상기 도우프트 폴리 실리콘층상에 금속 실리사이드막을 형성하는 단계;
    상기 도우프트 폴리 실리콘층내에 주입되도록 질소이온을 주입하는 단계;
    상기 금속 실리사이드막 및 도우프트 폴리 실리콘층을 선택적으로 제거하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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