KR100281515B1 - 반도체 소자의 텅스텐막 패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조공정 중 금속막 패턴형성을 위한 식각시 식각잔류물 유발을 방지하는 금속막 형성방법에 관한 것으로, 배선형성 부위의 반도체기판(21) 상부에 금속막(22)을 예정된 최종 금속막 두께(가) 보다 얇게 형성하는 단계; 상기 금속막(22)을 선택식각하여 금속막 패턴을 형성하되, 반도체기판(21) 표면을 따라 소정정도 잔류하도록 하는 단계; 다시 전면식각을 통해 상기 반도체기판(21) 표면에 잔류하는 금속막 을 제거하고 금속막패턴(22')을 형성하는 단계; 상기 금속막패턴(22') 상에 선택적금속막(24)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 텅스텐만 패턴 형성 방법

제1a도는 종래 기술에 따른 금속배선 형성후 셀과 주변회로 경계면의 단면도.

제1b도는 종래 기술에 따른 금속배선 형성후 셀 영역의 단면도.

제2a도 내지 제2e도는 본 발명의 일실시예에 따른 텅스텐막 패턴 형성 공정 단면도.

제3a도 내지 제3d도는 본 발명의 다른 실시예에 따른 텅스텐막 패턴 형성 공정 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

21, 31 : 실리콘기판 22, 32 : 제1 텅스텐막

23, 33 : 감광막 패턴 24, 34 : 제2 텅스텐막

22', 32' : 제1 텅스텐막 패턴

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 텅스텐막 패턴 형성을 위한 식각공정에서 잔류물의 발생을 방지할 수 있는 반도체 소자의 텅스텐막 패턴 형성 방법에 관한 것이다.

종래 반도체 소자의 텅스텐막 패턴 형성 방법으로는, 전면적으로 텅스텐막을 증착하여 콘택 플러그 및 금속선(metal line)을 동시에 형성하는 방법, 또는 선택적 성장법으로 텅스텐막을 성장시켜 플러그를 형성한 후, 전면적으로 텅스텐막을 증착하여 금속선을 형성하는 방법을 주로 사용하였다.

선택적 성장법에 의한 텅스텐막 형성 및 전면적으로 텅스텐막 증착하는 과정은 WF₆, SiH₄, H₂및 Ar 등의 반응기체를 이용하여 저압화학기상증착 반응기에서 이루어지며, 전면적으로 형성되는 텅스텐막은 주로 장벽금속막 상에 형성된다. 또한, 금속선 형성 공정은 증착된 텅스텐막 상에 마스크를 형성하고, 식각공정을 실시하는 과정으로 이루어진다.

한편, 소자의 셀과 주변회로 간의 단차로 인해 경사도가 높은 상태에서 셀 및 주변회로를 덮는 텅스텐막 상에 마스크를 형성하고 식각공정을 진행할 경우, 텅스텐막 식각 후 제 1a 도와 같이 셀과 주변회로 경계부위에 식각 잔류물(R)이 발생한다. 이와 같이 발생한 잔류물로 인해 금속 브리지(bridge) 발생 및 오염입자(particle) 증가의 문제점이 있다.

또한, 소자가 고집적화 됨에 따라 금속선폭과 금속선의 간격이 좁아지면서 셀 영역에서도 제 1b 도에 도시한 바와 같이 금속선 주변에 식각잔류물(R)이 발생하여 금속브리지 및 오염입자가 증가되는 문제점이 있다.

제1a도 및 제1b도에서 미설명부호 1은 실리콘 기판, 2는 금속막, R은 식각잔류물을 각각 나타낸다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 식각시 잔류물 및 오염입자의 발생을 방지할 수 있는 반도체 소자의 텅스텐막 패턴 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 웨이퍼를 마련하는 단계; 상기 웨이퍼 상에 제1 텅스텐막을 형성하는 단계; 패턴이 형성되는 제1 영역의 상기 제1 텅스텐막 상에 식각마스크를 형성하는 단계; 패턴이 형성되지 않는 제2 영역의 상기 제1 텅스텐막을 건식식각하되, 상기 제2 영역의 상기 웨이퍼 상에 상기 제1 텅스텐막의 일부를 잔류시키는 단계; 상기 식각마스크를 제거하는 단계; 상기 제1 텅스텐막의 일부를 습식식각하여, 상기 제2 영역의 상기 웨이퍼를 노출시키면서 상기 제1 영역에 제1 텅스텐막 패턴을 형성하는 단계; 선택적 성장법으로 상기 제1 텅스텐막 패턴 표면에 제2 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 텅스텐막 패턴 형성 방법을 제공한다.

이하, 제 2a 도 내지 제 2e 도를 참조하여 본 발명의 일실시예에 따른 텅스텐막 패턴 형성 방법을 상세히 설명한다. 제 2a 도 내지 제 2e 도에서 상대적으로 높은 부분은 셀 영역을, 낮은 부분은 주변회로 영역을 나타낸다.

먼저, 제 2a 도에 도시된 바와 같이 단차를 갖는 실리콘 기판(21) 상에 전면적으로 제1 텅스텐막(22)막을 증착한다. 이때, 증착되는 제1 텅스텐막(22)의 두께는 점선으로 표시된 최종 금속막 두께(가)의 75% 정도로 한다.

다음으로, 제 2b 도에 도시한 바와 같이 제1 텅스텐막(22) 상에 금속막 패턴 형성용 마스크를 이용하여 감광막 패턴(23)을 형성한 다음, 이를 식각마스크로 상기 제1 텅스텐막(22)을 건식식각한다. 이때, 텅스텐막 건식식각시 이물질의 발생을 방지하기 위해, 제1 텅스텐막(22) 두께의 일부분만을 식각하여 실리콘 기판(21) 상에 제1 텅스텐막(22) 두께의 10% 정도가 잔류되도록 한다.

다음으로, 제 2c 도에 도시한 바와 같이 상기 감광막 패턴(23)을 제거한다.

다음으로, 제 2d 도에 도시한 바와 같이 셀과 주변회로의 경사진 경계면을 포함하여 텅스텐막 패턴 형성 영역 이외의 영역에 잔류된 텅스텐막 및 오염입자를 과산화수소(H₂O₂) 용액으로 제거하여 실리콘 기판(21)을 노출시키면서 제1 텅스텐막 패턴(22')을 형성한다. 이때, 상기 감광막 패턴으로 덮여있던 부분의 제1 텅스텐막 식각 두께는 최종 금속막 두께(가)의 25% 정도이다.

다음으로, 제 2e 도에 도시한 바와 같이 선택적 성장법을 이용하여 상기 제1 텅스텐막 패턴(22') 표면을 따라 제2 텅스텐막(24)을 형성함으로써 텅스텐막 패턴 형성 공정을 완료한다.

다음은, 제 3a 도 내지 제 3d 도를 참조하여 본 발명의 다른 실시예에 따른 텅스텐막 패턴 형성 방법을 설명한다. 제 3a 도 내지 제 3d 도에서 상대적으로 높은 부분은 셀 영역을, 낮은 부분은 주변회로 영역을 나타낸다.

먼저, 제 3a 도에 도시한 바와 같이 실리콘 기판(31) 상에 형성된 산화막(35)을 선택적으로 식각하여, 실리콘 기판(31)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 전면 증착법으로 제1 텅스텐막(32)을 증착한다. 이때, 제1 텅스텐막(32)을 최종 텅스텐막의 두께(약 5000 Å) 보다 얇게 약 3500 Å 정도로 형성하여, 텅스텐막 식각시 셀과 주변회로 경계 부위에서 산화막(35) 평탄화 불량으로 인하여 금속 브리지와 오염입자가 발생하는 것을 억제한다. 한편, 제1 텅스텐막(32)은 저압화학기상증착 반응기에서 WF₆, SiH₄, 및 H₂를 사용하여 증착한다.

이어서, 제 3b 도에 도시한 바와 같이 제1 텅스텐막(32) 상에 금속배선 형성을 위한 마스크로 감광막 패턴(33)을 형성한 다음, SF₆, Cl₂및 O₂등의 반응 기체를 사용하여 반응성이온식각(Reactive Ion Etching) 반응기에서 제1 텅스텐막(32)을 식각한다. 이때, 제1 텅스텐막(32)은 증착 두께의 90% 정도까지만 식각하고 나머지 10% 두께인 350 Å 정도는 남긴다.

다음으로, 제 3c 도에 도시한 바와 같이 감광막 패턴(33)을 제거한 후, 셀과 주변회로 경계면을 포함하여 패턴 형성 영역 이외의 영역에 존재하는 제1 텅스텐막 및 오염입자를 제거하기 위해 과산화수소 용액으로 습식식각을 실시해서, 산화막(35)을 노출시키면서 상기 콘택홀을 통하여 상기 실리콘 기판(31)과 연결되는 제1 텅스텐막 패턴(32')을 형성한다. 이와 같은 과정으로, 건식식각시 발생되는 텅스텐 잔류물과 오염입자의 발생을 억제하고, 과도한 건식식각으로 인한 문제점을 해결할 수 있다.

다음으로, 제 3d 도에 도시한 바와 같이 선택 화학기상증착 기술을 이용해 제1 텅스텐막 패턴(32') 상에 약 1500 Å 정도의 제2 텅스텐막(34)을 형성한다. 제2 텅스텐막(34)은 저압화학기상증착 반응기에서 WF₆, SiH₄및 Ar 등의 반응기체를 사용해 증착한다.

상기와 같이 이루이지는 본 발명은 셀과 주변회로 경계부위에서 불충분한 평탄화로 인하여 텅스텐막 식각시 금속브리지와 오염입자가 발생하는 것을 억제함으로써 소자 특성 저하를 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (4)

1. 반도체 소자의 텅스텐막 패턴 형성 방법에 있어서, 반도체 웨이퍼를 마련하는 단계; 상기 웨이퍼 상에 제1 텅스텐막을 형성하는 단계; 패턴이 형성되는 제1 영역의 상기 제1 텅스텐막 상에 식각마스크를 형성하는 단계; 패턴이 형성되지 않는 제2 영역의 상기 제1 텅스텐막을 건식식각하되, 상기 제2 영역의 상기 웨이퍼 상에 상기 제1 텅스텐막의 일부를 잔류시키는 단계; 상기 식각마스크를 제거하는 단계; 상기 제1 텅스텐막의 일부를 습식식각하여, 상기 제2 영역의 상기 웨이퍼를 노출시키면서 상기 제1 영역에 제1 텅스텐막 패턴을 형성하는 단계; 선택적 성장법으로 상기 제1 텅스텐막 패턴 표면에 제2 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 텅스텐막 패턴 형성 방법.
2. 제1항에 있어서, 상기 웨이퍼는 단차를 갖는 것을 특징으로 하는 반도체 소자의 텅스텐막 패턴 형성 방법.
3. 제2항에 있어서, 상기 웨이퍼는 콘택홀 형성이 완료된 웨이퍼인 것을 특징으로 하는 반도체 소자의 텅스텐막 패턴 형성 방법.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 습식식각은 과산화수소를 이용하는 것을 특징으로 하는 반도체 소자의 텅스텐막 패턴 형성 방법.