KR960030414A - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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    • H01—ELECTRIC ELEMENTS
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
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Abstract

실리콘질화막과 이산실리콘막의 복합막을 유전체막으로 사용하는 반도체장치의 커패시터 제조방법이 개시되어 있다. 반도체기판 상에 절연막을 형성한 후, 상기 절연막을 부분적으로 식각하여 반도체기판의 소정부위를 노출하는 콘택홀을 형성한다. 상기 콘택홀이 형성된 결과물 전면에, 후속의 실리콘질화물 침적시 실리콘질화막의 두께 차이가 발생하는 적도 두개의 도전층들을 차례로 형성한다. 상기 적어도 두개의 도전층들을 패터닝하여 스토리지 전극을 형성한다. 상기 적어도 두개의 도전층들을 패터닝하여 스토리지 전극을 형성한 후, 스토리지 전극 전면에 유전체막으로 사용될 실리콘질화막을 침적한다. 스토리지 전극과 하지 절연막이 직접 접하는 영역에서 실리콘질화막의 국부적인 박막화를 방지할 수 있다.

Description

반도체장치의 커패시터 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5A도 내지 제5D도는 발명의 제1실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들, 제6A도 내지 제6D도는 본 발명의 제2실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.

Claims (4)

  1. 반도체기판 상에 절열막을 형성하는 단계; 상기 절연막을 부분적으로 식각하여 상기 반도체기판의 소정부위를 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물 전면에, 후속의 실리콘질화물 침적시 실리콘질화막의 두께 차이가 발생하는 적어도 두개의 도전층들을 차례로 형성하는 단계; 상기 적어도 두개의 도천층들을 패터닝하여 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 전면에 유전체막으로 사용될 실리콘질화막을 침적하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 스토리지 전극을 구성하는 적어도 두개의 도전층들에 있어서, 상기 절연막과 직접 접촉하는 도전층 상에서의 실리콘질화막 두께가 더 두꺼운 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 스토리지 전극을 구성하는 적어도 두개의 도전층들에 있어서, 상기 절연막과 직접 접촉하는 도전층을 Si2H6를 소오스 가스로 하는 불순물이 도우프된 폴리실리콘으로 형성하고, 그 상부의 도전층을 SiH4를 소오스 가스로 하는 불순물이 도우프된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 스토리지 전극을 구성하는 적어도 두개의 도전층들에 있어서, 상기 절연막과 직접 접촉하는 도전층을 그 상부의 도전층보다 얇게 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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