KR930006941A - 홀 캐패시터 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 홀 캐패시터 셀 및 그 제조방법에 관한 것으로, 특히 64M DRAM 급 이상의 고집적 소자에 적합한 홀이 형성된 캐패시터 셀 구조와 그 제조방법에 관한 것이다. 이를 위하여 본 발명의 전하저장용 캐패시터는, 다수개의 홀과 요철부분이 형성되어 있는 하부전극과, 하부전극의 표면에 부착되어 있는 유전층과, 유전층 외부에 상기 하부전극과 대향한 위치에 형성된 캐패시터와, 반도체 기판에 MOS트랜지스터를 형성한 후 절연층(25,26)을 데포지션하고 버리드 콘택 홀을 형성하는 단계, 반도체 위에 인 시투 도프된 비정질 실리콘층과 도프 안된 비정질 실리콘 층, 그리고 반구의 폴리실리콘 층을 1500 옹스트롬 이상 차례로 디포지션 한 후 산화막을 디포지션하고, 반구의 폴리실리콘 산봉우리들이 나타나도록 상기 산화막을 에치백하는 단계, 상기 산화막을 마스크로하여 상기 폴리 실리콘층들을 식각하여 산봉우리에서 상기층들 밑의 절연층에까지 이르는 다수의 홀들을 형성하는 단계, 그리고 상기 산화막을 식각하여 제거하고, 캐패시터 하부전극을 패터닝하여 형성하고, 상기 절연층을 식각한 후, 유전물질층을 상기 하부전극 표면에 형성하고, 이 유전 물질층을 사이에 두고 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어지는 DRAM셀의 홀 캐패시터 제조방법.

Description

홀 캐패시터 셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 홀 캐패시터 셀 제조방법을 설명하기 위한 도면.

Claims (4)

  1. DRAM 셀의 전하저장용 캐패시터에 있어서, 다수개의 홀과 요철부분이 형성되어 있는 하부전극과, 상기 하부전극의 표면에 부착되어 있는 유전층과, 상기 유전층 외부에 상기 하부전극과 대향한 위치에 형성된 캐패시터의 상부전극으로 이루어진 것이 특징인 DRAM 셀의 홀 캐패시터.
  2. 반도체 기판에 MOS트랜지스터를 형성한 후 절연층(25,26)을 데포지셔하고, 버리드 콘택 홀을 형성하는 단계, 상기 반도체 위에 인 시투 도프된 비정질 실리콘층과 도프 안된 비정질 실리콘층, 그리고 반구의 폴리실리콘 층을 1500 옹스트롬 이상 차례로 디포지션 한 후 산화막을 디포지션하고, 반구의 폴리실리콘 산봉우리들이 나타나도록 상기 산화막을 에치백하는 단계, 상기 산화막을 마스크로하여 상기 폴리 실리콘층들을 식각하여 산봉우리에서 상기층들 밑의 절연층에까지 이르는 다수의 홀들을 형성하는 단계, 그리고 상기 산화막을 식각하여 제거하고, 캐패시터 하부전극을 패터닝하여 형성하고, 상기 절연층을 식각한 후 유전물질층을 상기 하부전극 표면에 형성하고, 이 유전물질층을 사이에 두고 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어지는 DRAM 셀의 홀 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 반구의 폴리실리콘층 형성은 압력 0.1내지 1토르(torr), 온도 570℃ 내지 585℃에서 SiH4혹은 Si2H6개스를 이용하여 디포지션 하는 것이 특징인 DRAM 셀의 홀 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 캐패시터의 하부전극의 두께가 상기 홀의 지름보다 크게된 것이 특징인 DRAM 셀의 홀 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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