KR950021571A - 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 셀 캐패시터 제조방법에 관한 것으로, 전하저장 전극이 위치할 예정된 부위에 전하저장 전극용 제1도전막(30)을 형성하는 단계; 상기 제1전도막(30)상부에 비도핑 산화막(20, 22)과 도핑산화막(11, 111)을 교대로 반복 적층하는 단계; 콘팩 마스크를 이용하여 상기 전하저장전극용 제1전도막(30) 상부에 콘팩홀을 형성시킨 다음 전체구조 상부에 비도핑 산화막(222)을 형성하는 단계; 상기 비도핑 산화막(222, 22, 20) 및 도핑 산화막(111, 11)을 선택식각하여 전하저장전극 패턴을 형성하는 단계; 산화막의 식각 특성을 이용하여 상기 도핑된 산화막(11, 111)을 제거하는 단계; 전체구조 상부에 제2전도막(300)을 형성하는 단계; 및 상기 전도막 내부의 산화막(200)을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 함으로써 본 발명은 도핑된 CVD산화막과 비도핑 CVD산화막의 선택적 식각 특성을 이용하여 풀무(Bellows) 내외벽의 주름측벽에 전하저장전극을 형성함으로써 전하저장전극의 유효표면적을 크게 증대시켜 고집적 반도체 소자의 제작을 가능하게 한다.

Description

캐피시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 1e도는 본 발명에 따른 일실시예의 전하저장전극 형성 공정 단면도.

Claims (5)

  1. 반도체 소자의 셀 캐패시터 제조방법에 있어서, 전하저장전극이 위치할 예정된 부위에 전하저장전극용 제1전도막(30)을 형성하는 단계; 상기 제1전도막(30) 상부에 비도핑 산화막(20, 22)과 도핑 산화막(11,111)을 교대로 반복 적충하는 단계; 콘택 마스크를 이용하여 상기 전하저장전극용 제1전도막(30) 상부에 콘택홀을 형성시킨 다음 전체구조 상부에 비도핑 산화막(222)을 형성하는 단계; 상기 비도핑 산화막(222,22,20)및 도핑 산화막(111,11)을 선택식각하여 전하저장전극 패턴을 형성하는 단계; 산화막의 식각 특성을 이용하여 상기 도핑된 산화막(11,111)능 제거하는 단계; 전체구조 상부에 제2전도막(300)을 형성하는 단계; 및 상기 전도막 내부의 산화막(200)을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 비도핑 산화막(20,22,222)은 400 내지 600Å, 도핑 산화막(11,111)은 1200 내지 1800Å 두께로 형성되는 것을 특징으로 하는 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 도핑 산화막(11,111)은 PSG막 또는 BPSG막중 어느하나로 이루어지는 것을 특징으로 하는 캐패시터 형성방법.
  4. 제1항에 있어서, 상기 비도핑 산화막(20,22,200,222)은 MTO막 또는 HTO막 중 어느 하나로 이루어지는 것을 특징으로 하는 캐패시터 형성방법.
  5. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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