JPH0460342B2 - - Google Patents
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- JPH0460342B2 JPH0460342B2 JP14159084A JP14159084A JPH0460342B2 JP H0460342 B2 JPH0460342 B2 JP H0460342B2 JP 14159084 A JP14159084 A JP 14159084A JP 14159084 A JP14159084 A JP 14159084A JP H0460342 B2 JPH0460342 B2 JP H0460342B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法の改良に関す
る。
る。
周知のごとく、例えばMOSトランジスタのゲ
ート長が短くなると、しきい値（Vth）が低下す
るいわゆるシヨートチヤネル効果が顕在化する。
このことは、素子の微細化につれて顕著となる。
また、ゲート長の縮小化に伴い、基板電流やゲー
ト電流が増加し、いわゆるバイポーラアクシヨン
によるドレイン耐圧の劣化や、ホツトキヤリアの
影響によるVthの不安定性等の信頼性問題も生じ
てくる。ところで、シヨートチヤネル効果を抑制
する手段としては、半導体基板と同導電型の高濃
度の不純物を、ドレイン（及びソース）領域と接
するように形成してドレイン電圧による空乏層の
伸びを押さることが考えられる。一方、基板電
流、ゲート電流を減少させる方法としては、ソー
ス、ドレイン領域の近傍に比較的濃度の低い不純
物層を選択的に形成し、ドレイン領域近傍の電界
を緩和させることが考えられる。以下、これらの
手段を用いたＮチヤネルMOSトランジスタの製
造方法の場合について第２図ａ〜ｅを参照して説
明する。
ート長が短くなると、しきい値（Vth）が低下す
るいわゆるシヨートチヤネル効果が顕在化する。
このことは、素子の微細化につれて顕著となる。
また、ゲート長の縮小化に伴い、基板電流やゲー
ト電流が増加し、いわゆるバイポーラアクシヨン
によるドレイン耐圧の劣化や、ホツトキヤリアの
影響によるVthの不安定性等の信頼性問題も生じ
てくる。ところで、シヨートチヤネル効果を抑制
する手段としては、半導体基板と同導電型の高濃
度の不純物を、ドレイン（及びソース）領域と接
するように形成してドレイン電圧による空乏層の
伸びを押さることが考えられる。一方、基板電
流、ゲート電流を減少させる方法としては、ソー
ス、ドレイン領域の近傍に比較的濃度の低い不純
物層を選択的に形成し、ドレイン領域近傍の電界
を緩和させることが考えられる。以下、これらの
手段を用いたＮチヤネルMOSトランジスタの製
造方法の場合について第２図ａ〜ｅを参照して説
明する。
まず、Ｐ型の半導体基板１表面に素子分離領域
２を形成した後、全面に酸化膜、多結晶シリコン
層を形成し、これらを所望の寸法にパターニング
してゲート酸化膜３、ゲート電極４を形成する
（第２図ａ図示）。つづいて、ゲート電極３などを
マスクとしてリンを基板１にイオン注入してN-
型層５ａ，５ｂを形成した後、ボロンを前記と同
様にして基板１にイオン注入してP-型層６ａ，
６ｂを形成する。ここで、N-型層５ｂは後記ド
レイン領域近傍の電界を緩和して基板電流、ゲー
ト電流を減少させる働きをし、かつP-型層６ｂ
はドレイン電圧によるドレイン領域側からの空乏
層の伸びを抑え、パンチスルー耐圧を向上させる
働きをし、ひいてはシヨートチヤネル効果を軽減
する。次いで、基板１、ゲート電極４を酸化して
酸化膜７を形成する（第２図ｂ図示）。更に、全
面にCVDシリコン酸化膜８を堆積する。（第２図
ｃ図示）。しかる後、この酸化膜８を反応性イオ
ンエツチング（RIE）によりエツチング除去し、
ゲート電極４の側壁にのみCVDシリコン酸化膜
９を残存させる（第２図ｄ図示）。この後、ゲー
ト電極４、残存するCVDシリコン酸化膜９等を
マクスとして全面にヒ素をイオン注入し、N+型
の拡散層９ａ，９ｂを形成する。ここで、前記
N-型層５ａ，N+型層９ａによりソース領域１０
が、N-型層５ｂ，N+型層９ｂによりドレイン領
域１１が夫々形成され、Ｎチヤネル型MOSトラ
ンジスタが形成される（第２図ｅ図示）。
２を形成した後、全面に酸化膜、多結晶シリコン
層を形成し、これらを所望の寸法にパターニング
してゲート酸化膜３、ゲート電極４を形成する
（第２図ａ図示）。つづいて、ゲート電極３などを
マスクとしてリンを基板１にイオン注入してN-
型層５ａ，５ｂを形成した後、ボロンを前記と同
様にして基板１にイオン注入してP-型層６ａ，
６ｂを形成する。ここで、N-型層５ｂは後記ド
レイン領域近傍の電界を緩和して基板電流、ゲー
ト電流を減少させる働きをし、かつP-型層６ｂ
はドレイン電圧によるドレイン領域側からの空乏
層の伸びを抑え、パンチスルー耐圧を向上させる
働きをし、ひいてはシヨートチヤネル効果を軽減
する。次いで、基板１、ゲート電極４を酸化して
酸化膜７を形成する（第２図ｂ図示）。更に、全
面にCVDシリコン酸化膜８を堆積する。（第２図
ｃ図示）。しかる後、この酸化膜８を反応性イオ
ンエツチング（RIE）によりエツチング除去し、
ゲート電極４の側壁にのみCVDシリコン酸化膜
９を残存させる（第２図ｄ図示）。この後、ゲー
ト電極４、残存するCVDシリコン酸化膜９等を
マクスとして全面にヒ素をイオン注入し、N+型
の拡散層９ａ，９ｂを形成する。ここで、前記
N-型層５ａ，N+型層９ａによりソース領域１０
が、N-型層５ｂ，N+型層９ｂによりドレイン領
域１１が夫々形成され、Ｎチヤネル型MOSトラ
ンジスタが形成される（第２図ｅ図示）。
しかしながら、こうした方法によれば、P-型
層６ａ，６ｂがソース、ドレイン領域１０，１１
全面に形成されるため、ソース、ドレイン領域１
０，１１のN+型層９ａ，９ｂ及びN-型層５ａ，
５ｂと、P-型層６ａ，６ｂ及び基板１間で形成
される接合容量は、デバイスの縮小化に伴うP-
型層６ａ，６ｂの濃度の増加により大きくなり、
回路の動作が遅くなる。
層６ａ，６ｂがソース、ドレイン領域１０，１１
全面に形成されるため、ソース、ドレイン領域１
０，１１のN+型層９ａ，９ｂ及びN-型層５ａ，
５ｂと、P-型層６ａ，６ｂ及び基板１間で形成
される接合容量は、デバイスの縮小化に伴うP-
型層６ａ，６ｂの濃度の増加により大きくなり、
回路の動作が遅くなる。
なお、前述した接合容量の増大は、MOSLSI
におけるDynamic Random Access Memory
（以下、DRAM）においても不都合を生じる。こ
れについて第３図を参照して説明する。ここで、
図中の１２は、N-型層５ａ，N+型層９ａからな
るソース領域（拡散層）を示し、例えばビツトラ
イン１３の一部として用いられる。また、１４は
基板１とゲート絶縁膜１５を介してメモリセルの
容量Csを形成するゲート電極であり、１６は層
間絶縁膜である。即ち、第２図のDRAMにおい
て、メモリセルに記憶されている情報が“０”か
“１”かの判定は、ビツトライン１３の容量Cbと
密接な関係があり、Cb／Cs値が小さい程、その
判定に対するマージン率は大きくなる。従つて、
メモリセル容量が一定とすれば、ビツトライン容
量は出来る限り小さくする必要があるが、このた
めにはP-型層６ａの濃度を小さくする必要があ
り、シヨートチヤネル効果、パンチスルー耐圧の
劣化をもたらす。
におけるDynamic Random Access Memory
（以下、DRAM）においても不都合を生じる。こ
れについて第３図を参照して説明する。ここで、
図中の１２は、N-型層５ａ，N+型層９ａからな
るソース領域（拡散層）を示し、例えばビツトラ
イン１３の一部として用いられる。また、１４は
基板１とゲート絶縁膜１５を介してメモリセルの
容量Csを形成するゲート電極であり、１６は層
間絶縁膜である。即ち、第２図のDRAMにおい
て、メモリセルに記憶されている情報が“０”か
“１”かの判定は、ビツトライン１３の容量Cbと
密接な関係があり、Cb／Cs値が小さい程、その
判定に対するマージン率は大きくなる。従つて、
メモリセル容量が一定とすれば、ビツトライン容
量は出来る限り小さくする必要があるが、このた
めにはP-型層６ａの濃度を小さくする必要があ
り、シヨートチヤネル効果、パンチスルー耐圧の
劣化をもたらす。
本発明は、上記事情に鑑みてなされたもので、
ソース領域、基板間及びドレイン領域、基板間の
接合容量を軽減して回路の動作を高速化する等
種々の効果を得ることができる半導体装置の製造
方法を提供することを目的とするものである。
ソース領域、基板間及びドレイン領域、基板間の
接合容量を軽減して回路の動作を高速化する等
種々の効果を得ることができる半導体装置の製造
方法を提供することを目的とするものである。
本発明は、ドレイン電圧による空乏層の伸びを
抑えるための第１導電型の第３の不純物層の（例
えば、P-型層）を、ゲート電極の側壁近傍の第
１導電型の半導体基板のみに部分的に形成するこ
とにより、前記P-型層のソース、ドレイン領域
との接触部分を従来よりも少なくし、もつて回路
の動作を高速化しえる等種々の効果を図つたこと
を骨子とする。
抑えるための第１導電型の第３の不純物層の（例
えば、P-型層）を、ゲート電極の側壁近傍の第
１導電型の半導体基板のみに部分的に形成するこ
とにより、前記P-型層のソース、ドレイン領域
との接触部分を従来よりも少なくし、もつて回路
の動作を高速化しえる等種々の効果を図つたこと
を骨子とする。
以下、本発明をＮチヤネルMOSトランジスタ
の製造に適用した場合について第１図ａ〜ｈを参
照して説明する。
の製造に適用した場合について第１図ａ〜ｈを参
照して説明する。
(1) まず、Ｐ型のシリコン基板２１表面に素子分
離領域２２を形成した。つづいて、基板２１全
面に酸化膜、多結晶シリコン層を形成して後、
所望の形状にパターニングしてゲート酸化膜２
３、ゲート電極２４を形成した（第１図ａ図
示）。次いで、ゲート電極２４をマスクとして
例えばリンを基板２１にイオン注入し、N-型
層２５ａ，２５ｂを形成した後、900℃、60分
間ドライ酸化を行なつて基板２１、ゲート電極
２４表面に酸化膜２６を形成した（第１図ｂ図
示）。なお、前記N-型層２５ｂは、後記ドレイ
ン領域近傍の電界を緩和し、基板電流、ゲート
電流を減少させる働きをする。しかる後、全面
にCVDシリコン酸化膜を堆積し、RIEにより
エツチング除去してCVDシリコン酸化膜２７
をゲート電極の側壁に残存させた（第１図ｃ図
示）。更に、ゲート電極２４、残存するCVDシ
リコン酸化膜２７をマスクとして基板２１に例
えばヒ素をイオン注入し、N+型層２８ａ，２
８ｂを形成した。ここで、N-型層２５ａ，N+
型層２８ａによりソース領域２９が形成され、
N-型層２５ｂ，N＋型層２８ｂによりドレイ
ン領域３０が形成された（第１図ｄ図示）。こ
の後、全面にCVDシリコン酸化膜２７に対し
て選択エツチング性を有するフオトレジスト層
（マスク材料層）３１を塗布形成した（第１図
ｅ図示）。
離領域２２を形成した。つづいて、基板２１全
面に酸化膜、多結晶シリコン層を形成して後、
所望の形状にパターニングしてゲート酸化膜２
３、ゲート電極２４を形成した（第１図ａ図
示）。次いで、ゲート電極２４をマスクとして
例えばリンを基板２１にイオン注入し、N-型
層２５ａ，２５ｂを形成した後、900℃、60分
間ドライ酸化を行なつて基板２１、ゲート電極
２４表面に酸化膜２６を形成した（第１図ｂ図
示）。なお、前記N-型層２５ｂは、後記ドレイ
ン領域近傍の電界を緩和し、基板電流、ゲート
電流を減少させる働きをする。しかる後、全面
にCVDシリコン酸化膜を堆積し、RIEにより
エツチング除去してCVDシリコン酸化膜２７
をゲート電極の側壁に残存させた（第１図ｃ図
示）。更に、ゲート電極２４、残存するCVDシ
リコン酸化膜２７をマスクとして基板２１に例
えばヒ素をイオン注入し、N+型層２８ａ，２
８ｂを形成した。ここで、N-型層２５ａ，N+
型層２８ａによりソース領域２９が形成され、
N-型層２５ｂ，N＋型層２８ｂによりドレイ
ン領域３０が形成された（第１図ｄ図示）。こ
の後、全面にCVDシリコン酸化膜２７に対し
て選択エツチング性を有するフオトレジスト層
（マスク材料層）３１を塗布形成した（第１図
ｅ図示）。
(2) 次に、酸素プラズマによりフオトレジスト層
３１を全面エツチングし、ゲート電極２４の上
面、このゲート電極２４近傍のCVDシリコン
酸化膜２７の一部が露出する残存フオトレジス
ト層３２を形成した（第１図ｆ図示）。つづい
て、残存するフオトレジスト層３２をマスクと
してRIEによりCVDシリコン酸化膜２７を基
板２１の上面が露出するまで選択的にエツチン
グ除去し、ゲート電極２４との間に間隙部３３
を形成した。次いで、ゲート電極２４、残存す
るフオトレジスト層３２、CVDシリコン酸化
膜２７をマスクとして例えばボロンを間隙部３
３から基板２１にイオン注入し、P-型層３４
ａ，３４ｂを形成した（第１図ｇ図示）。なお、
P-型層３４ｂは、ドレイン電圧によるドレイ
ン領域からの空乏層の伸びを抑え、パンチスル
ー耐圧を向上させ、ひいてはシヨートチヤネル
効果を軽減する働きをする。しかる後、全面に
層間絶縁膜３５を堆積し、ソース、ドレイン領
域２９，３０のN+型層２８ａ，２８ｂの夫々
の一部に対応する層間絶縁膜３５を選択的に開
口してコンタクトホール３６ａ，３６ｂを形成
し、更にこれらコンタクトホール３６ａ，３６
ｂにAl配線３７ａ，３７ｂを形成してＮチヤ
ネルMOSトランジスタを形成した（第１図ｈ
図示）。
３１を全面エツチングし、ゲート電極２４の上
面、このゲート電極２４近傍のCVDシリコン
酸化膜２７の一部が露出する残存フオトレジス
ト層３２を形成した（第１図ｆ図示）。つづい
て、残存するフオトレジスト層３２をマスクと
してRIEによりCVDシリコン酸化膜２７を基
板２１の上面が露出するまで選択的にエツチン
グ除去し、ゲート電極２４との間に間隙部３３
を形成した。次いで、ゲート電極２４、残存す
るフオトレジスト層３２、CVDシリコン酸化
膜２７をマスクとして例えばボロンを間隙部３
３から基板２１にイオン注入し、P-型層３４
ａ，３４ｂを形成した（第１図ｇ図示）。なお、
P-型層３４ｂは、ドレイン電圧によるドレイ
ン領域からの空乏層の伸びを抑え、パンチスル
ー耐圧を向上させ、ひいてはシヨートチヤネル
効果を軽減する働きをする。しかる後、全面に
層間絶縁膜３５を堆積し、ソース、ドレイン領
域２９，３０のN+型層２８ａ，２８ｂの夫々
の一部に対応する層間絶縁膜３５を選択的に開
口してコンタクトホール３６ａ，３６ｂを形成
し、更にこれらコンタクトホール３６ａ，３６
ｂにAl配線３７ａ，３７ｂを形成してＮチヤ
ネルMOSトランジスタを形成した（第１図ｈ
図示）。
しかして、本発明によれば、P-型層３４ａ，
３４ｂを、ゲート電極２４側壁の近傍のシリコン
基板２１のみに形成するため、従来と比べP-型
層３４，３４ｂがソース、ドレイン領域２９，３
０の夫々と接触する領域を減少できる。従つて、
ソース領域２９と基板２１間、及びドレイン領域
３０と基板２１間の夫々の接合容量を低減し、回
路動作の高速化を図ることができる。
３４ｂを、ゲート電極２４側壁の近傍のシリコン
基板２１のみに形成するため、従来と比べP-型
層３４，３４ｂがソース、ドレイン領域２９，３
０の夫々と接触する領域を減少できる。従つて、
ソース領域２９と基板２１間、及びドレイン領域
３０と基板２１間の夫々の接合容量を低減し、回
路動作の高速化を図ることができる。
また、DRAMに適用した場合、従来と比べ
Cb／Cs値を小さくでき、もつてシヨートチヤネ
ル効果、パンチスルー耐圧の劣化を回避できる。
Cb／Cs値を小さくでき、もつてシヨートチヤネ
ル効果、パンチスルー耐圧の劣化を回避できる。
なお、上記実施例では、P-型層をソース、ド
レイン領域の夫々の一部と接触するように形成し
た場合について述べたが、これに限らず、例えば
間隙部を形成した後、ソース領域の一部に対応す
る間隙部をマスクし、しかる後間隙部からボロン
をイオン注入することによつて、ドレイン領域側
のみにP-型層を形成してもよい。
レイン領域の夫々の一部と接触するように形成し
た場合について述べたが、これに限らず、例えば
間隙部を形成した後、ソース領域の一部に対応す
る間隙部をマスクし、しかる後間隙部からボロン
をイオン注入することによつて、ドレイン領域側
のみにP-型層を形成してもよい。
また、上記実施例では、CVDシリコン酸化膜
（絶縁膜）に対して選択エツチング性を有するマ
スク材料層としてフオトレジスト層を用いたが、
これに限らない。例えば、ポリイミド、スチレン
などの高分子材料層でもよい。
（絶縁膜）に対して選択エツチング性を有するマ
スク材料層としてフオトレジスト層を用いたが、
これに限らない。例えば、ポリイミド、スチレン
などの高分子材料層でもよい。
また、上記実施例では、ＮチヤネルMOSトラ
ンジスタの製造に適用した場合について述べた
が、これに限らず、ＰチヤネルMOSトランジス
タの製造に適用してもよい。
ンジスタの製造に適用した場合について述べた
が、これに限らず、ＰチヤネルMOSトランジス
タの製造に適用してもよい。
以上詳述した如く本発明によれば、ソース、ド
レイン領域と半導体基板との接合容量を軽減して
回路動作の高速化を図り、DRAMに適用した場
合シヨートチヤネル効果、パンチスルー耐圧の劣
化を阻止し、ビツトラインの容量を低減できる信
頼性の高い半導体装置の製造方法を提供できるも
のである。
レイン領域と半導体基板との接合容量を軽減して
回路動作の高速化を図り、DRAMに適用した場
合シヨートチヤネル効果、パンチスルー耐圧の劣
化を阻止し、ビツトラインの容量を低減できる信
頼性の高い半導体装置の製造方法を提供できるも
のである。
第１図ａ〜ｈは本発明の一実施例に係るＮチヤ
ネルMOSトランジスタの製造方法を工程順に示
す断面図、第２図ａ〜ｅは従来のＮチヤネル
MOSトランジスタの製造方法を工程順に示す断
面図、第３図は従来のDRAMの断面図である。 １……Ｐ型のシリコン基板、２２……素子分離
領域、２３……ゲート酸化膜、２４……ゲート電
極、２５ａ，２５ｂ……N-型層、２６……酸化
膜、２７……CVDシリコン酸化膜、２８ａ，２
８ｂ……N+型層、２９……ソース領域、３０…
…ドレイン領域、３１，３２……フオトレジスト
層（マスク材料層）、３３……間隙部、３４ａ，
３４ｂ……P-型層、３５……層間絶縁膜、３６
ａ，３６ｂ……コンタクトホール、３７ａ，３７
ｂ……Al配線。
ネルMOSトランジスタの製造方法を工程順に示
す断面図、第２図ａ〜ｅは従来のＮチヤネル
MOSトランジスタの製造方法を工程順に示す断
面図、第３図は従来のDRAMの断面図である。 １……Ｐ型のシリコン基板、２２……素子分離
領域、２３……ゲート酸化膜、２４……ゲート電
極、２５ａ，２５ｂ……N-型層、２６……酸化
膜、２７……CVDシリコン酸化膜、２８ａ，２
８ｂ……N+型層、２９……ソース領域、３０…
…ドレイン領域、３１，３２……フオトレジスト
層（マスク材料層）、３３……間隙部、３４ａ，
３４ｂ……P-型層、３５……層間絶縁膜、３６
ａ，３６ｂ……コンタクトホール、３７ａ，３７
ｂ……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 素子分離領域で囲まれた第１導電型の半導体
基板上にゲート絶縁膜を介してゲート電極を形成
する工程と、このゲート電極をマスクとして前記
基板に不純物を導入し第２導電型の第１の不純物
層を形成する工程と、全面に絶縁膜を堆積した
後、この絶縁膜全面に反応性イオンエツチングを
施し前記ゲート電極の側面及びその近傍に前記絶
縁膜を残存させる工程と、前記基板にゲート電極
及び残存絶縁膜をマスクとして不純物を導入し第
２導電型の第２の不純物層を形成し、ソース、ド
レイン領域を形成する工程と、全面に前記絶縁膜
に対して選択エツチング性を有するマスク材料層
を形成した後、このマスク材料層をゲート電極側
面の残存絶縁膜の一部が露出するまで選択的に除
去する工程と、残存したマスク材料層を用いて前
記残存絶縁膜を選択的に除去し、ゲート電極との
間に間隙部を形成する工程と、この間隙部より前
記基板に不純物を導入し前記基板よりも不純物濃
度が高い第１導電型の第３の不純物層を形成する
工程とを具備することを特徴とする半導体装置の
製造方法。 ２ ゲート電極との間に間隙部を形成した後、第
１導電型の第３の不純物層を形成するのに先立
ち、ソース領域に対応する間隙部をマスクするこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 ３ マスク材料層としてフオトレジスト層等の高
分子材料を用いることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14159084A JPS6120369A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14159084A JPS6120369A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6120369A JPS6120369A (ja) | 1986-01-29 |
| JPH0460342B2 true JPH0460342B2 (ja) | 1992-09-25 |
Family
ID=15295545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14159084A Granted JPS6120369A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120369A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
-
1984
- 1984-07-09 JP JP14159084A patent/JPS6120369A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6120369A (ja) | 1986-01-29 |
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