KR19990066733A - 반도체 장치의 자기정렬 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 재현성 있는 자기정렬 콘택(self-aligned contact)을 형성할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법에 관한 것으로, 트랜지스터를 포함하여 반도체 기판 전면에 물질층이 형성된다. 물질층 상에 평탄한 상부 표면을 갖는 층간절연막이 형성된다. 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 'T'자 형의 오픈 영역을 갖는 마스크 패턴이 형성된다. 마스크 패턴을 사용하여 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 층간절연막 및 물질층이 식각 된다. 오픈 영역이 도전층으로 채워진 후, 평탄화 식각 공정으로 게이트 마스크의 상부 표면이 노출될 때까지 층간절연막 및 도전층이 식각 되어 콘택 패드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 'T'자 형으로 머지(merge) 시킴으로써, 재현성 있는 자기정렬 콘택을 형성할 수 있고, 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있으며, 포토레지스트 패턴이 차지하는 면적을 충분히 확보함으로써 층간절연막 식각시 식각 선택비 감소를 방지할 수 있다. 또한, 머지 콘택 영역 형성을 위한 식각 공정에 의해 손실되는 게이트 마스크를 보상하기 위한 마스크층 형성 공정을 추가함으로써, 머지 콘택 영역 내의 게이트 마스크와 그 외의 영역의 게이트 마스크간의 단차를 최소화시킬 수 있고, 이로써 후속 콘택 패드 형성을 위한 평탄화 공정을 용이하게 할 수 있으며, 폴리 스트링거에 의한 콘택 패드간 브리징을 방지할 수 있다.

Description

반도체 장치의 자기정렬 콘택 형성 방법(A METHOD FOR FORMING SELF-ALIGNED CONTACT OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 자기정렬 콘택(self-aligned contact) 형성 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 기가 비트 디램(giga bit DRAM) 시대를 맞이하게 되었다. 그러나, 기가 비트 디램 시대로 들어서면서, 소자의 크기가 0.18㎛ 이하의 선폭(critical dimension)으로 형성됨에 따라, 소자와 소자 그리고 층과 층을 연결하는 콘택홀의 크기와 오정렬 마진(misalignment margin)이 함께 감소하게 되었다.
이에 따라, 포토리소그라피(photolithography) 공정으로 제작되는 콘택홀의 크기를 감소시키고, 포토 설비 상에서 정렬의 정확도를 증가시키기 위해 자기정렬 콘택이 제안되었다.
상기 자기정렬 콘택의 장점은 포토 공정시 오정렬 마진을 증가시킬 수 있고, 콘택 저항을 감소시킬 수 있다는 것이다. 따라서, 자기정렬 콘택은 향후 고집적 소자에 사용될 중요한 콘택 형성 방법 중 하나로 여겨지고 있다.
도 1은 종래의 반도체 장치의 자기정렬 콘택 형성 방법에 의해 형성된 자기정렬 콘택 구조를 보여주는 평면도이고, 도 2a 및 도 2b는 도 1의 A-A' 라인을 따라 절개된 단면도로서, 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
먼저, 도 2a를 참조하면, 종래 반도체 메모리 장치의 자기정렬 콘택 패드 형성 방법은 먼저, 반도체 기판(1) 상에 활성 영역(2)과 비활성 영역을 정의하기 위해 소자격리막(3)이 형성된다. 상기 소자격리막(3)은 일반적으로 잘 알려진 LOCOS(local oxidation of silicon) 방법 내지 얕은 트렌치 격리(shallow trench isolation) 방법으로 형성된다.
반도체 기판(1) 상에 게이트 산화막(도면에 미도시)이 형성된 후, 상기 게이트 산화막 상에 게이트 전극(gate electrode)용 도전 물질층 및 게이트 마스크(gate mask)용 절연 물질층이 차례로 증착 된다. 상기 절연 물질층은 후속 공정으로 형성되는 층간절연막(6)과 식각 선택비를 갖는 절연 물질 예를 들어, SiN 또는 SiON 등으로 형성된다. 상기 절연 물질층 및 도전 물질층이 이 분야에서 잘 알려진 사진 식각(photolithography) 공정으로 패터닝 되어 게이트 전극층(4) 즉, 게이트 마스크(4b) 및 게이트 전극(4a)이 각각 형성된다.
상기 게이트 전극(4a) 양측의 활성 영역(2) 상에 LDD(lightly doped drain) 구조 형성을 위한 저농도 소오스/드레인 불순물 이온이 주입된다. 상기 게이트 전극(4a) 및 게이트 마스크(4b)의 양측벽에 게이트 스페이서(gate spacer)(5)가 형성된다. 상기 게이트 스페이서(5)도 또한, 후속 공정으로 형성되는 층간절연막(6)과 식각 선택비를 갖는 절연 물질 예를 들어, SiN 또는 SiON 등으로 형성된다. 상기 게이트 스페이서(5) 양측의 활성 영역(2) 상에 고농도 소오스/드레인 불순물 이온이 주입되어 트랜지스터(transistor)가 완성된다.
상기 반도체 기판(1) 전면에 층간절연막(6)이 증착 되고, 자기정렬 콘택 형성을 위한 포토 패턴(도면에 미도시)을 사용하여 상기 층간절연막(6)이 식각 되어 콘택홀들(7a, 7b)이 형성된다.
다음, 도 2b에 있어서, 상기 포토레지스트 패턴이 제거된 후, 콘택홀들(7a, 7b)이 완전히 채워지도록 상기 층간절연막(6) 상에 폴리실리콘막이 증착 된다. 상기 층간절연막(6)의 상부 표면이 노출될 때까지 폴리실리콘막이 CMP(chemical mechanical polishing) 공정 내지 에치 백(etch back) 공정 등으로 평탄화 식각 된다. 그러면, 자기정렬 콘택 패드들(8a, 8b) 즉, 스토리지 노드 콘택 패드(8a) 및 비트 라인 콘택 패드(8b)가 각각 형성된다.
그러나, 상술한 바와 같은 종래 방법에 있어서, 고집적 소자일수록 도 2a에 나타낸 바와 같이, 콘택홀들(7a, 7b) 사이의 층간절연막(6)의 폭(W)이 매우 좁기 때문에 상기 콘택홀들(7a, 7b)을 형성하기 위한 포토 공정시, 포토레지스트 패턴 형성이 어렵게 된다.
현재 메모리 셀(memory cell) 구조의 최소 디자인 룰(design rule)이 작아지면서 셀 내의 비트 라인 및 스토리지 노드 연결을 위한 소오스/드레인 콘택 형성 방법이 매우 어렵고, 중요한 기술로 대두되고 있다. 콘택 형성 방법 중 상술한 바와 같은 자기정렬 콘택 형성 방법은 IEDM 95, p. 907 및 IEDM 96, p. 597에 개시된 바와 같이, 이미 소자에 탑재되고 있다.
그러나, 이들이 제시한 전형적인 자기정렬 콘택 패턴 모양은 도 1에 도시된 바와 같이, 원형(circle type) 내지 타원형(ellipse type)이었다. 이러한 자기정렬 콘택 패턴 형성을 위한 공정 진행에 있어서, 패턴의 크기가 작아질수록 즉, 콘택홀의 크기가 작아질수록 식각 공정에서 식각 되는 면적이 작아지고, 콘택홀의 상대적인 깊이는 깊어지게 된다. 그 결과, 식각 속도가 감소되거나, 심한 경우 콘택홀 내에서 반응 부산물이 확산되어 나오지 못함에 따라 식각 반응 속도가 현저히 감소되는 '식각 정지(etch stop)' 현상이 발생된다.
상기 문제점을 해결하기 위해서, 폴리머(polymer) 발생을 억제하는 조건으로 식각이 진행되거나, 식각 시간을 증가시킬 수 있다. 그러나, 층간절연막에 대한 SiN 또는 SiON 등의 식각 선택비가 감소되어 층간절연막이 선택적으로 식각 되지 못하고, 따라서 자기정렬 콘택 형성의 고유 목적을 잃게 된다.
이에 따라, Y. Kohyama 등이 콘택홀을 하나로 묶은 새로운 구조를 제시하였다.("A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1Gbit DRAM and Beyond", symp. on VLSI tech. digest of technical papers, pp. 17 - 18, 1997)
그러나, 이들의 구조는 포토레지스트 패턴이 차지하는 면적이 작아 콘택홀 형성을 위한 식각 공정시 폴리머 생성이 적은 문제점을 갖는다. 상기 폴리머는 층간절연막에 대한 식각 속도와 식각 선택비를 변화시키는데, 포토레지스트 패턴의 면적이 충분히 클 때 식각 선택비가 높게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 자기정렬 콘택 형성에 있어서 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 자기정렬 콘택 형성에 있어서 층간절연막의 식각 선택비를 충분히 확보할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 자기정렬 콘택홀 형성을 위한 식각 공정시 소모되는 게이트 마스크층을 보상함으로써, 후속 평탄화 공정을 용이하게 할 수 있고, 폴리 스트링어에 따른 콘택 패드간의 브리징을 방지할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법을 제공함에 있다.
도 1은 종래의 반도체 장치의 자기정렬 콘택 형성 방법에 의해 형성된 자기정렬 콘택 구조를 보여주는 평면도;
도 2a 및 도 2b는 도 1의 A-A' 라인을 따라 절개된 단면도로서, 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도;
도 3a 내지 3g는 본 발명의 제 1 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 평면도;
도 4a 내지 도 4g는 각각 도 3a 내지 도 3g의 B-B' 라인을 따라 절개된 단면도;
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100, 200 : 반도체 기판 2, 101, 201 : 활성 영역
3, 102, 202 : 소자격리막 4a, 104a, 204a : 게이트 전극
4b, 104b, 204b : 게이트 마스크 5, 105, 205 : 게이트 스페이서
6, 108, 208 : 층간절연막 7a, 7b : 콘택홀
8a, 112a : 스토리지 노드 콘택 패드 8b, 112b : 비트 라인 콘택 패드
106, 206 : 물질층 110, 210 : 포토레지스트 패턴
111, 211 : 머지 콘택 영역, 'T'자형 오픈 영역
111a, 211a : 콘택 오프닝 220 : 보상 마스크층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판과, 활성 영역과 비활성 영역을 정의하여 상기 반도체 기판 내에 형성된 소자격리막과, 반도체 기판 상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서를 갖는 트랜지스터를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서, 상기 트랜지스터를 포함하여 반도체 기판 전면에 물질층을 형성하는 단계; 상기 물질층 상에 평탄한 상부 표면을 갖는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 마스크 패턴을 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 층간절연막 및 물질층을 차례로 식각 하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 오픈 영역이 완전히 채워질 때까지 층간절연막 상에 도전층을 형성하는 단계; 및 상기 게이트 마스크의 상부 표면이 노출될 때까지 상기 도전층 및 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 도전층 및 층간절연막 평탄화 식각 공정 후, 상기 콘택 패드의 상부의 일부를 식각 하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판과, 활성 영역과 비활성 영역을 정의하여 상기 반도체 기판 내에 형성된 소자격리막과, 반도체 기판 상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서를 갖는 트랜지스터를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서, 상기 트랜지스터를 포함하여 반도체 기판 전면에 물질층을 형성하는 단계; 상기 트랜지스터를 완전히 덮을 때까지 상기 물질층 상에 제 1 층간절연막을 형성하는 단계; 상기 게이트 마스크의 상부 표면이 노출될 때까지 제 1 층간절연막의 상부 표면을 평탄화 식각 하는 단계; 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계; 상기 제 2 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 마스크 패턴을 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 제 2 및 제 1 층간절연막, 그리고 물질층을 차례로 식각 하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 오픈 영역이 완전히 채워질 때까지 제 2 층간절연막 상에 도전층을 형성하는 단계; 및 상기 게이트 마스크의 상부 표면이 노출될 때까지 상기 도전층 및 제 2 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판과, 반도체 기판 상에 형성된 구조물들(structures), 그리고 구조물들을 둘러싸도록 형성된 캡핑층(capping layer)을 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서, 상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 마스크 패턴을 형성하되, 적어도 두 개 이상의 콘택 영역을 포함하는 오픈 영역을 갖도록 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 캡핑층 사이의 반도체 기판의 상부 표면이 노출될 때까지 층간절연막을 식각 하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 오픈 영역이 완전히 채워질 때까지 층간절연막 상에 도전층을 형성하는 단계; 및 상기 캡핑층의 상부 표면이 노출될 때까지 상기 도전층 및 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판과, 활성 영역과 비활성 영역을 정의하여 상기 반도체 기판 내에 형성된 소자격리막과, 반도체 기판 상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서를 갖는 트랜지스터를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서, 상기 트랜지스터를 포함하여 반도체 기판 전면에 소자격리막을 보호하기 위한 물질층을 형성하는 단계; 상기 물질층 상에 평탄한 상부 표면을 갖는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 마스크 패턴을 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계; 상기 마스크 패턴을 사용하여 상기 게이트 스페이서 사이의 물질층이 노출될 때까지 상기 층간절연막을 식각 하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 오픈 영역 및 층간절연막 상에 적어도 상기 물질층의 두께 이상의 보상 마스크층을 형성하되, 고단차 부위에 상대적으로 더 두껍게 형성되도록 하는 단계; 및 상기 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 상기 보상 마스크층 및 물질층을 차례로 식각 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 보상 마스크층 및 물질층 식각 공정 후, 상기 오픈 영역이 완전히 채워질 때까지 층간절연막 상에 도전층을 형성하는 단계; 및 상기 보상 마스크층의 상부 표면이 노출될 때까지 상기 도전층 및 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 더 포함할 수 있다.
(작용)
도 3g, 도 4g, 도 5d, 그리고 도 5e를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 자기정렬 콘택 형성 방법은, 'T'자 형의 오픈 영역(open region)을 갖는 마스크 패턴(mask pattern)을 사용하여 층간절연막 및 물질층이 식각 된다. 오픈 영역이 완전히 채워지도록 층간절연막 상에 도전층이 형성된 후, 도전층 및 층간절연막이 평탄화 식각 되어 콘택 패드가 형성된다. 이와 같이, 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 'T'자 형으로 머지(merge) 시킴으로써, 재현성 있는 자기정렬 콘택을 형성할 수 있고, 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있으며, 포토레지스트 패턴이 차지하는 면적을 충분히 확보함으로써 층간절연막 식각시 식각 선택비 감소를 방지할 수 있다. 또한, 머지 콘택 영역 형성을 위한 식각 공정에 의해 손실되는 게이트 마스크를 보상하기 위한 마스크층 형성 공정을 추가함으로써, 머지 콘택 영역 내의 게이트 마스크와 그 외의 영역의 게이트 마스크간의 단차를 최소화시킬 수 있고, 이로써 후속 콘택 패드 형성을 위한 평탄화 공정을 용이하게 할 수 있으며, 폴리 스트링어에 의한 콘택 패드간 브리징을 방지할 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4a 내지 도 4g에 있어서, 도 3a 내지 도 3g에 도시된 반도체 장치의 자기정렬 콘택의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
(실시예 1)
도 3a 내지 3g는 본 발명의 제 1 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 평면도이고, 도 4a 내지 도 4g는 각각 도 3a 내지 도 3g의 B-B' 라인을 따라 절개된 단면도이다.
도 3a 및 도 4a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 자기정렬 콘택 패드 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역(101)과 비활성 영역을 정의하기 위해 소자격리막(102)이 형성된다. 상기 소자격리막(102)은 예를 들어, LOCOS 방법 및 얕은 트렌치 격리 방법 중 어느 하나로 형성된다. 상기 활성 영역(101)은 반도체 기판(100)의 상부에서 보아 예를 들어, 긴 타원 형태로 형성된다. 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 게이트 전극용 도전 물질층 및 게이트 마스크용 절연 물질층이 차례로 형성된다. 상기 게이트 전극용 도전 물질층은 예를 들어, 폴리실리콘막 또는 폴리실리콘막 및 실리사이드막이 적층된 다층막으로 형성된다. 상기 게이트 마스크용 절연 물질층은 후속 공정으로 형성되는 층간절연막(108)과 식각 선택비를 갖는 물질 예를 들어, SiN 또는 SiON 등의 절연 물질로 형성된다. 상기 절연 물질층은 1000Å 내지 2000Å의 두께 범위 내로 형성된다.
상기 도전 물질층 및 절연 물질층이 이 분야에서 잘 알려진 사진 식각 공정에 의해 패터닝 되어 반도체 기판(100) 상에 라인(line) 형태의 게이트 전극층(104) 즉, 게이트 전극(104a) 및 게이트 마스크(104b)가 형성된다. 이때, 패드 게이트(pass gate)는 활성 영역의 주변을 따라 휘게 형성함으로써, 게이트 스페이서 사이의 활성 영역의 오픈 부위의 폭을 증가시키게 되고, 따라서 자기정렬 콘택 식각시 콘택 낫 오픈(contact not open)을 줄이게 된다. 상기 게이트 전극(104a) 양측의 활성 영역(101) 상에 LDD(lightly doped drain) 구조를 위한 저농도 소오스/드레인 불순물 이온이 주입된다.
도 3b 및 도 4b에 있어서, 상기 게이트 전극(104a) 및 게이트 마스크(104b)의 양측벽에 게이트 스페이서(105)가 형성된다. 상기 게이트 스페이서(105)는 상기 게이트 마스크(104b)와 마찬가지로, 후속 공정에 의해 형성되는 층간절연막(108)과 식각 선택비를 갖는 물질 예를 들어, SiN 또는 SiON 등의 절연 물질로 형성된다. 즉, 반도체 기판(100) 전면에 SiN 또는 SiON 이 500Å 내지 1000Å의 두께 범위 내로 형성된 후, 에치 백 공정으로 식각 되어 형성된다. 상기 게이트 스페이서(105) 양측의 활성 영역(101) 상에 고농도 소오스/드레인 불순물 이온이 주입되어 트랜지스터가 완성된다.
도 3c 및 도 4c를 참조하면, 상기 트랜지스터를 포함하여 반도체 기판(100) 전면에 상기 활성 영역(101), 소자격리막(102), 게이트 마스크(104b), 그리고 게이트 스페이서(105) 등을 보호하기 위한 물질층(106)이 형성된다. 상기 물질층(106)도 또한, 후속 공정에 의해 형성되는 층간절연막(108)과 식각 선택비를 갖는 물질 예를 들어, SiN 또는 SiON 등의 절연 물질로 형성된다. 상기 물질층(106)은 약 100Å의 두께를 갖도록 얇게 형성되며, 후속 공정에서 층간 절연막에 대한 식각 정지층으로 사용된다.
상기 트랜지스터가 완전히 덮일 때까지 물질층(106) 상에 층간절연막(108) 예를 들어, 산화막이 3000Å 내지 9000Å의 두께 범위 내로 형성된다. 상기 층간절연막(108)은 보이드(void)를 발생시키지 않는 필링(filling) 특성이 우수한 막질로 형성된다. 상기 층간절연막(108)이 CMP 공정 내지 에치 백 공정에 의해 평탄화 식각 되어 그 상부 표면이 평탄화 된다. 즉, 층간절연막(108)이 상기 게이트 마스크(104b)의 상부 표면이 노출되지 않는 범위 내로 평탄화 식각 된다.
한편, 상기 층간절연막(108)이 상기 게이트 마스크(104b)의 상부 표면이 노출될 때까지 식각된 후, 상기 층간절연막(108) 및 게이트 마스크(104b) 상에 다른 층간절연막(도면에 미도시)이 형성되도록 할 수도 있다.
다음, 도 4d를 참조하면, 상기 층간절연막(108) 상에 포토레지스트 패턴(110)이 형성된다. 상기 포토레지스트 패턴(110)은 도 3d에서와 같이, 활성 영역(101) 및 비활성 영역의 일부를 포함하는 'T'자 형의 오픈 영역(111)을 갖도록 형성된다. 상기 오픈 영역(111)은 스토리지 노드 콘택 영역(a)과 비트 라인 콘택 영역(b)을 포함하는 머지 콘택 영역이 된다. 이러한 머지 콘택 영역은 종래 콘택 영역 보다 그 크기가 증가된 것으로, 콘택 영역의 크기가 작아질 때 발생되는 식각 정지 현상을 방지하게 된다. 또한, Kohyama 등이 제안한 구조에 비해 포토레지스트 패턴이 차지하는 면적이 증가되어 식각 선택비를 향상시키게 된다.
도 3e 및 도 4e에 있어서, 상기 포토레지스트 패턴(110)을 마스크로 사용하여 상기 층간절연막(108)이 식각 되어 콘택 오프닝(111a)이 형성된다. 이때, 상기 게이트 마스크(104b), 게이트 스페이서(105), 그리고 물질층(106)이 게이트 전극(104a) 및 소자격리막(102)의 식각을 방지하게 된다. 즉, 식각 정지층으로 사용된다. 다음, 상기 게이트 스페이서(105) 사이의 활성 영역(101)의 상부 표면이 노출될 때까지 물질층(106)이 식각 된다.
상기 포토레지스트 패턴(110)이 제거된 후, 상기 콘택 오프닝(111a)이 완전히 채워질 때까지 층간절연막(108) 상에 도전층 예를 들어, 폴리실리콘막(112)이 형성된다. 상기 폴리실리콘막(112)은 3000Å 내지 7000Å의 두께 범위 내로 형성된다. 상기 폴리실리콘막(112)이 도 3f 및 도 4f에서와 같이, 층간절연막(108)의 상부 표면이 노출될 때까지 CMP 공정 내지 에치 백 공정으로 평탄화 식각 된다. 상기 폴리실리콘막(112)이 CMP 공정으로 식각 되는 경우 예를 들어, 통상의 폴리실리콘 식각용 슬러리(slurry)를 사용하여 수행된다.
마지막으로, 상기 게이트 마스크(104b)의 상부 표면이 노출될 때까지 층간절연막(108) 및 폴리실리콘막(112)이 CMP 공정으로 평탄화 식각되면 도 3g 및 도 4g에 도시된 바와 같이, 자기 정렬된 스토리지 노드 콘택 패드(112a) 및 비트 라인 콘택 패드(112b)가 각각 형성된다. 상기 층간절연막(108) 및 폴리실리콘막(112)에 대한 CMP 공정은 예를 들어, 통상의 산화막 식각용 슬러리를 사용하여 수행된다.
상기 콘택 오프닝(111a) 형성시 게이트 마스크(104b)의 손실에 의해 발생될 수 있는 폴리 스트링어(poly stringer)를 제거하기 위해 콘택 패드들(112a, 112b)의 일부를 식각 하는 공정이 수행된다. 이 식각 공정은 스토리지 노드 콘택 패드(112a)와 비트 라인 콘택 패드(112b) 사이의 폴리 스트링어에 의한 브리징을 방지하기 위해 수행되는 것으로, 습식 식각 방법 또는 건식 식각 방법으로 수행된다.
상기 습식 식각은 예를 들어, SC1 용액(NH3및 H2O2, 그리고 D. I 워터(deionized water)의 혼합 용액)을 사용하여 수행되고, 상기 건식 식각은 예를 들어, Cl2가스를 포함하는 식각 가스를 사용하여 수행된다.
실제로, 상기 게이트 마스크(104b)의 상부가 노출될 때까지 상기 층간절연막(108)이 평탄화 식각된 후 상기 콘택 오프닝(111a) 형성 공정이 수행되면, 상기 오픈 영역(111) 내의 게이트 마스크(104b)의 손실이 500Å 내지 900Å 정도로 심하게 된다. 이에 따라, 오픈 영역(111) 내의 게이트 마스크와 그 외의 영역의 게이트 마스크간의 단차로 인해 상기 폴리 스트링어의 제거가 어렵게 된다.
그러나, 본 발명에서와 같이 상기 층간절연막(108)의 일부를 평탄화 식각 하여 게이트 마스크(104b)의 상부에 어느 정도 층간절연막(108)을 남기거나, 상기 게이트 마스크(104b)의 상부가 노출되도록 상기 층간절연막(108)이 평탄화 식각된 후 다른 층간절연막이 형성되는 경우, 게이트 마스크가 약 200Å 정도밖에 손실되지 않으므로 폴리 스트링어 없는 안정된 콘택 패드(112a, 112b) 형성이 가능하게 된다.
(실시예 2)
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 5a를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판(200) 상에 활성 영역(201)과 비활성 영역을 정의하기 위해 소자격리막(202)이 형성된다. 상기 소자격리막(202)은 예를 들어, LOCOS 방법 및 얕은 트렌치 격리 방법 중 어느 하나로 형성된다. 상기 활성 영역(201)은 반도체 기판(200)의 상부에서 보아 예를 들어, 긴 타원 형태로 형성된다. 반도체 기판(200) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 게이트 전극용 도전 물질층 및 게이트 마스크용 절연 물질층이 차례로 형성된다. 상기 게이트 전극용 도전 물질층은 예를 들어, 폴리실리콘막 또는 폴리실리콘막 및 실리사이드막이 적층된 다층막으로 형성된다. 상기 게이트 마스크용 절연 물질층은 후속 공정으로 형성되는 층간절연막(208)과 식각 선택비를 갖는 물질 예를 들어, SiN 또는 SiON 등의 절연 물질로 형성된다. 상기 절연 물질층은 1000Å 내지 2000Å의 두께 범위 내로 형성된다.
상기 도전 물질층 및 절연 물질층이 이 분야에서 잘 알려진 사진 식각 공정에 의해 패터닝 되어 게이트 전극층(204) 즉, 게이트 전극(204a) 및 게이트 마스크(204b)가 형성된다. 상기 게이트 전극(204a) 양측의 활성 영역(201) 상에 LDD(lightly doped drain) 구조를 위한 저농도 소오스/드레인 불순물 이온이 주입된다.
상기 게이트 전극(204a) 및 게이트 마스크(204b)의 양측벽에 게이트 스페이서(205)가 형성된다. 상기 게이트 스페이서(205)는 상기 게이트 마스크(204b)와 마찬가지로, 후속 공정에 의해 형성되는 층간절연막(208)과 식각 선택비를 갖는 물질 예를 들어, SiN 또는 SiON 등의 절연 물질로 형성된다. 즉, 반도체 기판(200) 전면에 상기 절연 물질(SiN 또는 SiON)이 500Å 내지 1000Å의 두께 범위 내로 형성된 후, 에치 백 공정으로 식각 되어 형성된다. 상기 게이트 스페이서(205) 양측의 활성 영역(201) 상에 고농도 소오스/드레인 불순물 이온이 주입되어 트랜지스터가 완성된다.
상기 트랜지스터를 포함하여 반도체 기판(200) 전면에 상기 활성 영역(201), 소자격리막(202), 게이트 마스크(404b), 그리고 게이트 스페이서(205)을 보호하기 위한 물질층(206)이 형성된다. 상기 물질층(206)도 또한, 후속 공정에 의해 형성되는 층간절연막(208)과 식각 선택비를 갖는 물질 예를 들어, SiN 또는 SiON 등의 절연 물질로 형성된다. 상기 물질층(206)은 약 100Å의 두께를 갖도록 얇게 형성되고, 후속 공정에서 층간 절연막에 대한 식각 정지층으로 사용된다.
도 5b에 있어서, 상기 물질층(206) 상에 층간절연막(208) 예를 들어, 산화막이 3000Å 내지 9000Å의 두께 범위 내로 형성된다. 상기 층간절연막(208)은 보이드(void)를 발생시키지 않는 필링(filling) 특성이 우수한 막질로 형성된다. 상기 층간절연막(208)이 CMP 공정 내지 에치 백 공정에 의해 평탄화 식각 되어 그 상부 표면이 평탄화 된다.
다음, 상기 층간절연막(208) 상에 포토레지스트 패턴(210)이 형성된다. 상기 포토레지스트 패턴(210)은 상기 제 1 실시예의 도 4d에 도시된 바와 같이, 활성 영역(201) 및 비활성 영역의 일부를 포함하는 'T'자 형의 오픈 영역(211)을 갖도록 형성된다. 상기 오픈 영역(211)은 스토리지 노드 콘택 영역(a)과 비트 라인 콘택 영역(b)을 포함하는 머지 콘택 영역(211)이 된다. 이러한 머지 콘택 영역은 종래 콘택 영역 보다 그 크기가 증가된 것으로, 콘택 영역의 크기가 작아질 때 발생되는 식각 정지 현상을 방지하게 된다. 또한, Kohyama 등이 제안한 구조에 비해 포토레지스트 패턴이 차지하는 면적이 증가되어 식각 선택비를 향상시키게 된다.
도 5c를 참조하면, 상기 포토레지스트 패턴(210)을 마스크로 사용하여 상기 층간절연막(208)이 식각 되어 콘택 오프닝(211a)이 형성된다. 이때, 상기 게이트 마스크(204b), 게이트 스페이서(205), 그리고 물질층(206)이 게이트 전극(204a) 및 소자격리막(202)의 식각을 방지하게 된다. 즉, 식각 정지층으로 사용된다.
도 5d에 있어서, 상기 포토레지스트 패턴(210)이 제거된 후, 상기 콘택 오프닝(211a) 및 층간절연막(208) 상에 본 발명의 제 2 실시예에 따른 신규한 적어도 상기 물질층(206) 두께 이상의 보상 마스크층(220)이 형성된다. 상기 보상 마스크층(220)은 고단차 부위 즉, 게이트 마스크(204b) 상에 상대적으로 더 두껍게 형성되도록 한다. 이를 위해, PECVD(plasma enhanced chemical vapor deposition)와 같이, 고의적으로 불량한 스텝 커버리지(step coverage)를 형성할 수 있는 방법으로 수행된다.
상기 보상 마스크층(220)은 상기 게이트 스페이서(205) 사이의 활성 영역(201) 상의 물질층(206)을 제거하기 위한 식각 공정시 게이트 마스크(204b)의 손실을 보상하기 위해서 형성된다.
상기 보상 마스크층(220)은 상기 게이트 마스크(204b)와 마찬가지로 SiN 또는 SiON 등의 절연 물질로 형성되고, 그 두께는 200Å 내지 1500Å의 두께 범위 내로 형성된다.
상기 게이트 스페이서(205) 사이의 활성 영역(201)이 노출되도록 상기 보상 마스크층(220) 및 물질층(206)이 에치 백 공정 등으로 식각 되면 도 5e에 도시된 바와 같이, 상기 오픈 영역(211) 내의 게이트 전극과 그 외의 영역의 게이트 전극 사이에 단차가 거의 없게 된다.
이하 공정은 상기 제 1 실시예와 동일한 단계로 수행된다. 즉, 상기 콘택 오프닝(211a)이 완전히 채워질 때까지 층간절연막(208) 상에 도전층 예를 들어, 폴리실리콘막이 형성된다. 상기 폴리실리콘막이 층간절연막(208)의 상부 표면이 노출될 때까지 CMP 공정 내지 에치 백 공정으로 평탄화 식각 된다. 상기 폴리실리콘막이 CMP 공정으로 식각 되는 경우 예를 들어, 통상의 폴리실리콘 식각용 슬러리(slurry)를 사용하여 수행된다.
마지막으로, 상기 게이트 마스크(204b)의 상부 표면이 노출될 때까지 층간절연막(208) 및 폴리실리콘막이 CMP 공정으로 평탄화 식각 되면 각각 자기 정렬된 스토리지 노드 콘택 패드(도면에 미도시) 및 비트 라인 콘택 패드(도면에 미도시)가 동시에 형성된다. 상기 층간절연막(208) 및 폴리실리콘막에 대한 CMP 공정은 예를 들어, 통상의 산화막 식각용 슬러리를 사용하여 수행된다.
상술한 바와 같이, 상기 오픈 영역(211)의 게이트 마스크와 그 외의 영역의 게이트 마스크 사이의 단차를 최소화함으로써, 상기 평탄화 식각 공정이 보다 용이하게 수행된다.
본 발명은 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 'T'자 형으로 머지 시킴으로써, 재현성 있는 자기정렬 콘택을 형성할 수 있고, 콘택홀의 종횡비 증가에 따른 식각 정지 현상을 방지할 수 있으며, 또한 포토레지스트 패턴이 차지하는 면적을 충분히 확보함으로써 층간절연막 식각시 식각 선택비 감소를 방지할 수 있는 효과가 있다.
본 발명은 머지 콘택 영역 형성을 위한 식각 공정에 의해 손실되는 게이트 마스크를 보상하기 위한 마스크층 형성 공정을 추가함으로써, 머지 콘택 영역 내의 게이트 마스크와 그 외의 영역의 게이트 마스크간의 단차를 최소화시킬 수 있고, 이로써 후속 콘택 패드 형성을 위한 평탄화 공정을 용이하게 할 수 있으며, 폴리 스트링어에 의한 콘택 패드간 브리징을 방지할 수 있는 효과가 있다.

Claims (25)

  1. 반도체 기판과, 활성 영역과 비활성 영역을 정의하여 상기 반도체 기판 내에 형성된 소자격리막과, 반도체 기판 상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서를 갖는 트랜지스터를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서,
    상기 트랜지스터를 포함하여 반도체 기판 전면에 물질층을 형성하는 단계;
    상기 물질층 상에 평탄한 상부 표면을 갖는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 마스크 패턴을 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 층간절연막 및 물질층을 차례로 식각 하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 오픈 영역이 완전히 채워질 때까지 층간절연막 상에 도전층을 형성하는 단계; 및
    상기 게이트 마스크의 상부 표면이 노출될 때까지 상기 도전층 및 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 마스크, 게이트 스페이서, 그리고 물질층은 상기 층간절연막과 식각 선택비를 갖는 절연 물질로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  3. 제 2 항에 있어서,
    상기 절연 물질은, SiN 또는 SiON 인 반도체 장치의 자기정렬 콘택 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 마스크는, 1000Å 내지 2000Å의 두께 범위 내로 형성되고, 상기 게이트 스페이서는 500Å 내지 1000Å의 두께 범위 내로 형성되며, 상기 물질층은 약 100Å의 두께 범위 내로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 마스크, 게이트 스페이서, 그리고 물질층은, 상기 층간절연막 식각시 식각 정지층으로 사용되는 반도체 장치의 자기정렬 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은, 3000Å 내지 9000Å의 두께 범위 내로 형성되고, 상기 도전층은 3000Å 내지 7000Å의 두께 범위 내로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 'T'자 형의 오픈 영역은, 적어도 두 개 이상의 콘택 영역을 포함하는 머지 콘택 영역인 반도체 장치의 자기정렬 콘택 형성 방법.
  8. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, CMP 공정, 에치 백 공정, 그리고 이들의 복합 공정 중 어느 하나로 수행되는 반도체 장치의 자기정렬 콘택 형성 방법.
  9. 제 1 항에 있어서,
    상기 도전층 및 층간절연막 평탄화 식각 공정 후, 상기 콘택 패드의 상부의 일부를 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  10. 제 9 항에 있어서,
    상기 콘택 패드 식각 공정은, 인접한 콘택 패드간의 도전 스트링어를 제거하기 위해 습식 식각 공정 및 건식 식각 공정 중 어느 하나로 수행되는 반도체 장치의 자기정렬 콘택 형성 방법.
  11. 반도체 기판과, 활성 영역과 비활성 영역을 정의하여 상기 반도체 기판 내에 형성된 소자격리막과, 반도체 기판 상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서를 갖는 트랜지스터를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서,
    상기 트랜지스터를 포함하여 반도체 기판 전면에 물질층을 형성하는 단계;
    상기 트랜지스터를 완전히 덮을 때까지 상기 물질층 상에 제 1 층간절연막을 형성하는 단계;
    상기 게이트 마스크의 상부 표면이 노출될 때까지 제 1 층간절연막의 상부 표면을 평탄화 식각 하는 단계;
    상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 마스크 패턴을 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 제 2 및 제 1 층간절연막, 그리고 물질층을 차례로 식각 하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 오픈 영역이 완전히 채워질 때까지 제 2 층간절연막 상에 도전층을 형성하는 단계; 및
    상기 게이트 마스크의 상부 표면이 노출될 때까지 상기 도전층 및 제 2 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  12. 제 11 항에 있어서,
    상기 도전층 및 제 2 층간절연막 평탄화 식각 공정 후, 상기 콘택 패드의 상부의 일부를 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  13. 제 12 항에 있어서,
    상기 콘택 패드 식각 공정은, 인접한 콘택 패드간의 도전 스트링어를 제거하기 위해 습식 식각 공정 및 건식 식각 공정 중 어느 하나로 수행되는 반도체 장치의 자기정렬 콘택 형성 방법.
  14. 반도체 기판과, 반도체 기판 상에 형성된 구조물들(structures), 그리고 구조물들을 둘러싸도록 형성된 캡핑층(capping layer)을 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서,
    상기 반도체 기판 전면에 평탄한 상부 표면을 갖는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 마스크 패턴을 형성하되, 적어도 두 개 이상의 콘택 영역을 포함하는 오픈 영역을 갖도록 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 캡핑층 사이의 반도체 기판의 상부 표면이 노출될 때까지 층간절연막을 식각 하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 오픈 영역이 완전히 채워질 때까지 층간절연막 상에 도전층을 형성하는 단계; 및
    상기 캡핑층의 상부 표면이 노출될 때까지 상기 도전층 및 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  15. 제 14 항에 있어서,
    상기 도전층 및 층간절연막 평탄화 식각 공정 후, 상기 콘택 패드의 상부의 일부를 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  16. 제 15 항에 있어서,
    상기 콘택 패드 식각 공정은, 인접한 콘택 패드간의 도전 스트링어를 제거하기 위해 습식 식각 공정 및 건식 식각 공정 중 어느 하나로 수행되는 반도체 장치의 자기정렬 콘택 형성 방법.
  17. 반도체 기판과, 활성 영역과 비활성 영역을 정의하여 상기 반도체 기판 내에 형성된 소자격리막과, 반도체 기판 상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서를 갖는 트랜지스터를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법에 있어서,
    상기 트랜지스터를 포함하여 반도체 기판 전면에 소자격리막을 보호하기 위한 물질층을 형성하는 단계;
    상기 물질층 상에 평탄한 상부 표면을 갖는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 비활성 영역의 일부와 활성 영역이 노출되도록 마스크 패턴을 형성하되, 'T'자 형의 오픈 영역을 갖도록 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 게이트 스페이서 사이의 물질층이 노출될 때까지 상기 층간절연막을 식각 하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 오픈 영역 및 층간절연막 상에 적어도 상기 물질층의 두께 이상의 보상 마스크층을 형성하되, 고단차 부위에 상대적으로 더 두껍게 형성되도록 하는 단계; 및
    상기 게이트 스페이서 사이의 활성 영역의 상부 표면이 노출될 때까지 상기 보상 마스크층 및 물질층을 차례로 식각 하는 단계를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  18. 제 17 항에 있어서,
    상기 게이트 마스크, 게이트 스페이서, 그리고 물질층은 상기 층간절연막과 식각 선택비를 갖는 절연 물질로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  19. 제 18 항에 있어서,
    상기 절연 물질은, SiN 및 SiON 중 어느 하나인 반도체 장치의 자기정렬 콘택 형성 방법.
  20. 제 17 항에 있어서,
    상기 게이트 마스크, 게이트 스페이서, 그리고 물질층은, 상기 층간절연막 식각시 식각 정지층으로 사용되는 반도체 장치의 자기정렬 콘택 형성 방법.
  21. 제 17 항에 있어서,
    상기 'T'자 형의 오픈 영역은, 적어도 두 개 이상의 콘택 영역을 포함하는 머지 콘택 영역인 반도체 장치의 자기정렬 콘택 형성 방법.
  22. 제 17 항에 있어서,
    상기 보상 마스크층은, SiN 및 SiON 중 어느 하나로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  23. 제 17 항에 있어서,
    상기 보상 마스크층은, PECVD와 같이 스텝 커버리지를 불량하게 형성 가능한 증착 공정으로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  24. 제 17 항에 있어서,
    상기 보상 마스크층은, 200Å 내지 1500Å의 두께 범위 내로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  25. 제 17 항에 있어서,
    상기 보상 마스크층 및 물질층 식각 공정 후, 상기 오픈 영역이 완전히 채워질 때까지 층간절연막 상에 도전층을 형성하는 단계; 및
    상기 보상 마스크층의 상부 표면이 노출될 때까지 상기 도전층 및 층간절연막을 평탄화 식각 하여 적어도 두 개 이상의 콘택 패드를 형성하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
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