CN1287430C - 干蚀刻方法 - Google Patents

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Abstract

从图1(a)所示的状态开始，作为蚀刻气体，使用至少含有HBr的气体，例如HBr+Cl2的混合气体，在第一压力下，进行主蚀刻工序。之后，如图1(b)所示，在露出硅氧化膜层(102)之前，结束上述主蚀刻工序，使用至少含有HBr的气体，例如单一的HBr气体，在比第一压力高的第二压力下，进行过蚀刻工序，如图1(c)所示，完全露出硅氧化膜层(102)。这样，与现有技术比较，能够提高含硅的导电膜层对硅氧化膜的选择比，能够不蚀刻作为基层的硅氧化膜层，而且不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。

Description

干蚀刻方法
技术领域
本发明涉及一种半导体元件制造的干蚀刻方法，特别涉及一种对包含在硅氧化膜层上形成的硅的导电膜层进行蚀刻的干蚀刻方法。
背景技术
一直以来，在半导体元件的制造领域中，在形成栅构造的工序等中，在作为绝缘层的硅氧化膜层上，形成导体层(包含硅的导电膜层(例如，多晶硅层或者硅化物层，或者多晶硅层和其上的硅化物层))，之后，通过在导体层上形成的掩膜层，将该导体层进行蚀刻到规定形状，直到露出下层的硅氧化膜层。
在对在这种硅氧化膜层上形成的含硅的导电膜层进行蚀刻的情况下，一直以来广泛使用等离子体蚀刻。
另外，在通过等离子体蚀刻对含有硅的导电膜层进行蚀刻的情况下，为了在半导体晶片等的全部各个部分不剩余不希望的含硅的导电膜层，能够完全除掉，在露出硅氧化膜层后，还要进一步蚀刻，进行所谓的过蚀刻(over etching)。
在这种过蚀刻工序中，对露出的硅氧化膜层进行有限的蚀刻，需要仅将含硅的导电膜层进行蚀刻。为此，需要使用含硅的导电膜对硅氧化膜的选择比(含硅的导电膜的蚀刻速率/硅氧化膜的蚀刻速率)高的蚀刻气体。作为这种蚀刻气体，使用一直以来的HBr气体，或者HBr气体和O2气体的混合气体等。另外，作为上述蚀刻时的压力，通常使用0.67～6.7Pa左右的压力。
但是，近些年来，半导体元件电路的图案有越来越微小的倾向。例如，在上述栅构造中，硅氧化膜层的膜厚也有变薄的倾向。
为此，在电路图案的形成技术中，希望进一步提高加工精度。在上述蚀刻工序中，也需要进一步提高含硅的导电膜层对硅氧化膜层的选择比，不蚀刻作为基层的硅氧化膜层，或者不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。
发明内容
这里，本发明的目的是提供一种干蚀刻方法，与现有技术相比较，其能够提高含硅的导电膜层对硅氧化膜层的选择比，不蚀刻作为基层的硅氧化膜层，不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。
本发明的干蚀刻方法是通过在该含有硅的导电膜层上形成的规定的图案形状的掩膜层，对在硅氧化膜层上形成的含硅的导电膜层进行蚀刻的干蚀刻方法，其特征在于，包括：在不到13Pa的第一压力下进行等离子体蚀刻的主蚀刻工序；在前述主蚀刻工序后，利用至少含有HBr气体、不含有Cl2气体的蚀刻气体，以比前述主蚀刻工序高的13Pa之上、27Pa之下的第二压力进行等离子体蚀刻的过蚀刻工序。
另外，本发明的干蚀刻方法，其特征在于：前述含有硅的导电膜层是多晶硅层。
另外，本发明的干蚀刻方法，其特征在于：前述含有硅的导电膜层是硅化物层。
另外，本发明的干蚀刻方法，其特征在于：前述含有硅的导电膜层是多晶硅层和其上的硅化物层。
另外，本发明的干蚀刻方法，其特征在于：前述过蚀刻工序的蚀刻气体由HBr和O2的混合气体或者HBr气体构成。
另外，本发明的干蚀刻方法，其特征在于：前述主蚀刻工序的蚀刻气体是由HBr和Cl2，或者HBr和Cl2和O2，或者Cl2和O2，或者HBr和O2的混合气体，或者HBr气体构成的。
另外，本发明的干蚀刻方法，是通过在该含有硅的导电膜层上形成的规定的图案形状的掩膜层，利用至少含有HBr气体的蚀刻气体，对在硅氧化膜层上形成的含硅的导电膜层进行蚀刻，其特征在于，包括：在不到13Pa的第一压力下进行等离子体蚀刻的主蚀刻工序；在前述主蚀刻工序后，以比前述主蚀刻工序高的13Pa之上、27Pa之下的第二压力进行等离子体蚀刻的过蚀刻工序，前述过蚀刻工序具有：第一过蚀刻工序；在该第一过蚀刻工序之后进行的第二过蚀刻工序。
另外，本发明的干蚀刻方法，其特征在于：与前述第一过蚀刻工序的压力相比，前述第二过蚀刻工序的压力较高。
另外，本发明的干蚀刻方法，其特征在于：在检测到前述含有硅的导电膜层的蚀刻状态，露出该含有硅的导电膜层的下层的前述硅氧化膜层之前，结束前述主蚀刻工序。
本发明的干蚀刻方法是通过在该含有硅的导电膜层上形成的规定的图案形状的掩膜层，利用至少含有HBr气体的蚀刻气体，对在硅氧化膜层上形成的含硅的导电膜层进行蚀刻的干蚀刻方法，其特征在于：在前述蚀刻气体中含有1～15％体积的O2。
另外，本发明的干蚀刻方法，其特征在于：在前述蚀刻气体中含有3～5％体积的O2。
附图说明
图1是示意性表示用于说明本发明的一实施例的晶片截面的构成的图。
图2是表示压力和蚀刻速率以及选择比的关系的图。
图3是用于说明使用于本发明的一实施例的终点检测方法的曲线图。
图4是表示使用于本发明的一实施例的用于终点检测的装置的构成例的图。
图5是表示使用于本发明的一实施例的等离子体处理装置的构成例的图。
图6是示意性表示图5的等离子体处理装置的主要部件的构成图。
图7是用于说明图5的等离子体处理装置的动作状态的图。
具体实施方式
下面，参照附图详细说明本发明的实施例。
图1是示意性表示用于说明本发明的一实施例的放大的半导体晶片(硅基板)的纵截面的一部分的图。
如该图(a)所示，在半导体晶片(硅基板)101上，形成构成绝缘层的硅氧化膜层102、构成导体层的含硅的导电膜层103(例如，多晶硅层，或者硅化物层，或者多晶硅层和其上的硅化物层)。
另外，在上述含有硅的导电膜层103上，设置由光致抗蚀剂或者所谓的硬掩膜(氮化硅等)形成的、形成规定图案的掩膜层104。
在本实施例中，通过上述掩膜层104，蚀刻含有硅的导电膜层103，将含有硅的导电膜层103形成规定的图案。
图2的曲线图是在将横轴设为压力，将纵轴设为多晶硅对硅氧化膜的选择比(多晶硅的蚀刻速率/硅氧化膜的蚀刻速率)、以及多晶硅的蚀刻速率的情况下，使用HBr作为蚀刻气体之情况下压力和选择比(实线A)以及压力和多晶硅的蚀刻速率(虚线B)之间的关系的研究结果的图。
如该图2的曲线图的虚线B所示，在使用HBr作为蚀刻气体的情况下，随着压力的上升，多晶硅的蚀刻速率直线地减少。
另一方面，如实线A所示，选择比随着压力的上升而增大，在压力约13Pa(100mTorr)时大致无限大。而且，选择比大致无限大表示对硅氧化膜的蚀刻实际上不进行。
即，在使用HBr(HBr+O2也大致相同)作为蚀刻气体的情况下，通过将压力设为大致13Pa(100mTorr)之上，能够将多晶硅对硅氧化膜的选择比提高到大致无限大的程度。这里，通过上述提高选择比，产生SiO2、SiBr等的堆积，另外，考虑到对分子密度变高的原子团(radical)的离子数相对变小，溅射力降低。
另一方面，如果设定比上述13Pa还低的压力，选择比降低，能够提高多晶硅的蚀刻速率。
这里，在本实施例中，在需要将含有硅的导电膜对硅氧化膜的选择比可能有限地提高的所谓过蚀刻工序中，进行将蚀刻气体的压力提高的蚀刻。然后，不必将选择比形成这种程度，在需要提高蚀刻速率的所谓的主蚀刻工序中，在比上述过蚀刻工序还低压力下(选择比低而蚀刻速率高的条件下)进行蚀刻。
另外，如前述图2的曲线中虚线B所示，在使用HBr作为蚀刻气体的情况下，随着压力的上升，多晶硅的蚀刻速率直线地减少。这是因为，如果压力变高，由于沉积抑制了蚀刻。
另外，由多晶硅等形成的含硅的导电膜层103的膜厚通常是100～150nm(1000～1500埃)，过蚀刻工序进行100％(相当于100～150nm的蚀刻)的程度。为此，优选在进行1分左右的主蚀刻后，为了将过蚀刻在2分以内的程度进行，在得到约90nm/分(900埃/分)以上的蚀刻速率的27Pa(200mTorr)以下，进行过蚀刻工序。
而且，在上述过蚀刻工序中，如果使用含Cl2的气体，得到充足的选择比变得困难。为此，在需要将硅氧化膜层102的厚度变薄，提高选择比的情况，优选不使用含Cl2的气体，而使用HBr气体或者HBr+O2气体作为蚀刻气体。
下面，说明具体的蚀刻工序。首先，从图1(a)所示的状态开始，作为蚀刻气体，使用至少含有HBr的气体，例如HBr+Cl2+O2的混合气体，或者HBr+Cl2的混合气体，或者Cl2+O2的混合气体，或者HBr+O2的混合气体，压力为6.7Pa(50mTorr)左右，首先进行主蚀刻工序。
之后，如图1(b)所示，蚀刻包含硅的导电膜层103的大部分，而且，在露出下层的硅氧化膜层102之前，结束上述主蚀刻工序，进行过蚀刻工序。
另外，在本实施例中，进一步的过蚀刻工序，区别进行第一过蚀刻工序，和在比该第一过蚀刻工序选择比还高条件下进行蚀刻的第二过蚀刻工序。
即，一般地，在过蚀刻工序中，从图1(c)所示的晶片面内的一部分区域的下层的硅氧化膜层102基本上露出的状态开始，还继续进行规定时间的过蚀刻工序。这是因为，蚀刻速率根据晶片面内的位置和图案形状的不同而不同，在晶片面内的全部部分，不希望的含有硅的导电膜层103不再残留而全部除去。
但是，在过蚀刻工序中，由于是在下层的硅氧化膜层102基本露出的状态，所以还需要提高选择比。
为此，在本实施例中，区别选择比程度高且蚀刻速率程度也高的第一过蚀刻工序，和比该第一过蚀刻工序进一步提高选择比的第二过蚀刻工序，进行过蚀刻工序。
通过与第一过蚀刻工序相比提高第二过蚀刻工序的压力，或者改变蚀刻气体的种类，或者改变对晶片施加的偏置电功率，或者改变电极间的距离，或者将它们组合进行等，能够转换上述第一过蚀刻工序和第二过蚀刻工序。
下面，说明检测上述主蚀刻工序和过蚀刻工序的转换的定时的方法。
在通常的蚀刻终点的检测方法中，通过测定等离子体中的规定波长的光的强度变化，由蚀刻的物质随时的变化的光的强度变化，检测蚀刻的终点。
即，如图3的曲线图的曲线A所示，如果根据多晶硅的蚀刻测定产生的特定波长(例如405nm)的光强度的变化，则在进行多晶硅层的蚀刻间，为大致一定的强度，如果在除去多晶硅层的部分开始露出基层，则该光的强度变化开始减少，如果大致露出基层结束，则减少的光的强度大致一定。能够由光的强度变化检测蚀刻的终点。
但是，在上述蚀刻终点检测方法中，由于在开始露出基层的时刻产生光的强度的变化，所以在基层开始露出前不能结束主蚀刻。为此，在本实施例中，根据图4所示这样构成的装置，检测含有硅的导电膜层103的膜厚的减少，如图1(b)所示，在含有硅的导电膜层103的膜厚变薄，开始露出基层之前将其检测出来。
即，在图4所示的装置中，将来自光源201的光(波长例如400～800nm)通过光纤202，透镜203照射到在蚀刻装置1的腔室2中设置的晶片W的表面上。然后，通过多色仪204和光检测器205检测该反射光，通过运算处理部206来处理该光检测器205的输出信号。
通过上述光检测器205检测出的光之强度如例如图3的曲线图的曲线B(波长400.25nm)、C(波长450.08nm)、D(波长499.73nm)、E(波长549.95nm)所示那样变化。即，在含有硅的导电膜层的表面反射的反射光，与含有硅的导电膜层和下层硅氧化膜层的界面反射的反射光发生干涉，该干涉光的强度随着由含硅的导电膜层的蚀刻导致的膜厚的减少而周期性变化。
这里，预先研究如基于上述干涉光的曲线B～E的变化和曲线A的变化的关系，例如，基于曲线B～E中的任何一个或者将这些输出相加的信号或者这些的微分信号等，通过峰值(peak)的个数和位置、光强度等，检测含硅的导电膜层的残留膜量的减少，能够在下层的硅氧化膜层开始露出之前结束主蚀刻。例如，在图3所示的例子中，根据检测到曲线C的最后峰值等，在曲线A开始减少前，即在硅氧化膜层开始露出前，能够结束主蚀刻工序。
这样，在硅氧化膜层开始露出之前，结束主蚀刻工序，切换到过蚀刻工序，由此能够不对硅氧化膜层造成损伤，仅蚀刻含硅的导电膜层。
图5是示意性表示本发明实施例使用的等离子体处理装置的构成的一个例子的图。如该图所示，等离子体处理装置1构成为电极板上下平行相对，在双方连接高频电源的电容接合型平行平板蚀刻装置。
该蚀刻处理装置1具有由例如表面进行钝化处理(阳极氧化处理)的铝构成的形成为圆筒形状的腔室2，该腔室2接地。
在腔室2中的底部通过陶瓷等的绝缘板3设置用于载置晶片W的大致圆柱形的基座支持台4。在该基座支持台4之上设置构成下部电极的基座5。高通滤波器(HPF)6连接在该基座5上。
在基座支持台4的内部设置温度调节媒体室7。在该温度调节媒体室7中通过导入管8导入、循环温度调节媒体，将基座5控制成所希望的温度。
基座5其上中央部形成凸状的圆板形，在其上设置与晶片W形状大致相同的静电卡盘11。静电卡盘11构成介于绝缘材料之间的电极12。静电卡盘11通过从与电极12连接的直流电源13施加例如1.5kV的直流电压，由库仑力静电吸附晶片W。
在绝缘板3，基座支持台4，基座5，以及静电卡盘11中，在作为被处理体的晶片W的里面，形成用于供给传热媒体例如He气等的气体通道14。然后，通过该传热媒体在基座5和晶片W之间进行热传导，将晶片W维持在规定的温度。
在基座5的上端周边部配置环状的聚焦环15，以包围在静电卡盘11上载置的晶片W。该聚焦环15由陶瓷或者石英等绝缘材料或者导电性材料构成，提高了蚀刻的均匀性。
另外，在基座5的上方设置与该基座5平行相对的上部电极21。该上部电极21通过绝缘材料22支撑在腔室2的内部。上部电极21由具有多个排出孔23的电极板24(由例如石英形成)和支撑该电极24的由导电性材料(例如表面进行钝化处理的铝构成)构成的电极支撑体25构成。而且，基座5和上部电极21之间的间隔设置成可以调节。
在上部电极21的电极支撑体25的中央设置气体导入口26。气体供给管27与该气体导入口26连接。此外处理气体供给源30通过测温表(bulb)28以及物质流量控制器29与该气体供给管27连接。从该处理气体供给源30供给用于等离子体蚀刻的蚀刻气体。而且，在图5中，仅图示了一个由上述处理气体供给源30等构成的处理气体供给系统，但是处理气体供给系统也可以设置多个。然后，从这些处理气体供给系统，通过分别独立地流量控制来将例如HBr、Cl2、O2、N2等气体供给到腔室2中。
另一方面，在腔室2的底部连接排气管31，排气装置35与该排气管31连接。排气装置35具有涡轮泵等的真空泵，由此构成为可以将腔室2中抽真空直到规定的减压空气，例如0.67Pa(5mTorr)以下规定的压力。
另外，在腔室2的侧壁上设置闸门阀(gate valve)32。然后，在打开该闸门阀32的状态，在腔室2和邻近的装载锁定室(未图示)之间传送晶片W。
第1高频电源40与上部电极21连接，在该供电线上插入匹配器41。另外，低通滤波器(LPF)42与上部电极21连接。该第1高频电源40具有50～150MHz范围的频率。通过施加这样的高频率，能够在腔室2中形成希望的电离状态和高密度的等离子体，可以在比现有技术更低压条件下进行等离子体处理。该第1高频电源40的频率优选是50～80MHz，典型的采用图示的60MHz或者其附近的频率。
如图6所示，匹配器41由匹配电路41a构成，该匹配电路41a和低通滤波器(LPF)42分别容纳在设置在真空室2的上部的屏蔽箱45a，45b中。然后，从该低通滤波器(LPF)42的部分通过电阻46连接高压直流电源(HV-PS)43，使得可将高压直流电压施加到上部电极21上。该高压直流电源(HV-PS)43可施加例如1.5kV左右的高压直流电压，通过电阻46，调整使得不流过过剩的电流。
另一方面，第二高频电源50连接到作为下部电极的基座5上，匹配器51插在该供电线中。该第二高频电源50具有几百～十几MHz范围的频率。通过施加这样范围的频率，能够不会对作为被处理体的晶片W造成损坏且起到合适的电离作用。第2高频电源50的频率采用典型的图示的13.56MHz或者800KHz等的频率。
此外，在真空室2的侧壁部分，设置可以将来自在真空室2中产生的等离子体的光导出的孔60，在该孔60的外侧设置由光点二极管等构成的光检测器61。然后，将在该光检测器61检测的光检测信号输入到等离子体检测器62中，使得能够检测在真空室2中是否点火等离子体。
在上述构成的蚀刻处理装置1中是这样构成的，前述一体构成的各部分的动作根据未图示的控制装置总体地进行控制。
下面，按上述构成的等离子体处理装置1，说明将在晶片W上形成的含硅的导电膜层103通过掩膜层104蚀刻成规定的图案的工序。
首先，如前面前述，打开闸门阀32，将形成硅氧化膜层102，含硅的导电膜层103，以及形成规定图案的掩膜层104的晶片W，通过未图示的传送臂等，从未图示的装载锁定室传送到腔室2中，放置在静电卡盘11上。
然后，在传送臂从真空室2退出后，关闭闸门阀32，将真空室2严密地密封。而且，在此刻，不从高压直流电源13向静电卡盘11施加高压直流电压。
接着，在通过排气装置35将真空室2中抽真空到规定的真空度之后，打开阀门28。然后，将来自处理气体供给源30的主蚀刻用的蚀刻气体(例如HBr和Cl2，或者HBr和Cl2和O2，或者Cl2和O2，或者HBr和O2，或者HBr)通过物质流量控制器29调整其流量，且通过处理气体供给管27，气体导入口26，上部电极21的中空部，电极板24的排出孔23，如图5的箭头所示，相对晶片W均匀排出。
与此同时，将腔室2中的压力维持到规定的压力，例如0.67～6.7Pa左右的压力。
在这种状态，接着，进行等离子体的点火，等离子体的点火按下面的顺序进行。
即，如图7所示，首先，开始从高压直流电源(HV-PS)43对上部电极21施加高压直流电压。
接着，如果顺序开始从第一高频电源40对上部电极21供给高频电功率，从第二高频电源50对基座(下部电极)5供给高频电功率，在此时刻，等离子体点火。此时，等离子体是否点火由前述光检测器61和等离子体检测器62确认。
然后，在等离子体点火后，开始从高压直流电源13向静电卡盘11(电极12)施加高压直流电压，进行晶片W的吸附。
之后，停止从高压直流电源(HV-PS)43对上部电极21施加高压直流电压。而且，停止从高压直流电源(HV-PS)43对上部电极21施加高压直流电压是为了：在其后进行的由等离子体对晶片W进行蚀刻处理的过程中，高压直流电压的施加不会产生坏的影响。因此，在高压直流电压的施加不产生不良影响的过程的情况下，不必停止施加高压直流电压。
如上述，在从高压直流电源(HV-PS)43对上部电极21施加高压直流电压的状态下，如果点火等离子体，即使在现有技术困难的低压条件下，也能够进行匹配器41等的调整，确实地点火等离子体。例如，在使用HBr气体的单一气体作为蚀刻气体的情况下，现有技术如果气体压力在0.67Pa(5mTorr)之下点火等离子体是困难的，在上述方法中，即使气压是0.67Pa(5mTorr)、0.40Pa(3mTorr)、0.27Pa(2mTorr)，也能够确实地点火等离子体。
另外，即使在除了HBr气体的单一气体之外的情况下，例如，在含有HBr气体的混合气体的情况下，NF3气体的单一气体的情况下，包含NF3气体的混合气体的情况下，也能确实地点火等离子体。而且，关于气体的种类，除了上述气体之外，可适用于等离子体点火难的所有气体，这是不言而喻的。
另外，由于在点火等离子体之前，由静电卡盘11进行晶片W的吸附，所以在等离子体点火之前，也能防止将真空室2中的灰尘吸附到晶片W上。而且，在等离子体点火后，真空室2中的灰尘被吸到等离子体，由处理气体的流动排出，所以即使由静电卡盘11进行吸附晶片W，灰尘吸附到晶片W上的可能性也非常低。这种等离子体点火方法也可以在等离子体点火难的情况下进行，在等离子体点火容易的情况下，可使用通常的等离子体点火方法。
然后，通过上述点火的等离子体，首先，进行晶片W的含硅的导电膜层103的主蚀刻，在为前述图1(b)之状态的时刻结束该主蚀刻工序。而且，该主蚀刻工序结束的定时通过前述图4所示的这样构成的装置来检测。
接着，改变蚀刻条件，进行过蚀刻。该过蚀刻工序利用过蚀刻工序用的蚀刻气体，例如HBr和O2的混合气体，或者HBr单一气体等的不含Cl2的气体来进行，至少在比前述主蚀刻工序高的压力下来进行。
另外，根据需要，区别进行第一过蚀刻工序和第二过蚀刻工序。
其中，后面进行的第二过蚀刻工序优选在高选择比的条件下进行，以使前述的选择比无限大，这种情况下，优选压力是13Pa以上27Pa以下。
另外，第二过蚀刻工序前进行的第一过蚀刻工序优选在主蚀刻工序和第二过蚀刻工序的中间压力，例如6.7以上不到27Pa左右的压力下来进行。
另外，过蚀刻工序通过一个工序来进行的情况下，优选是在下述条件下进行蚀刻：与特别进行过蚀刻工序的情况后的过蚀刻工序，即上述的第二过蚀刻工序相同的蚀刻条件。
按上述方法，作为实施例，在下面条件下进行蚀刻：
(主蚀刻工序)
蚀刻气体：Cl2(流量50SCCM)+HBr(流量350SCCM)
腔室压力：6.7Pa
上部电极施加的高频电功率：700W
下部电极施加的高频电功率：150W
电极间距离：170mm
He反压：399Pa
(第一过蚀刻工序)
蚀刻气体：HBr(流量150SCCM)
腔室压力：8Pa
上部电极施加的高频电功率：150W
下部电极施加的高频电功率：20W
电极间距离：90mm
He反压：1330Pa
(第二过蚀刻工序)
蚀刻气体：HBr(流量200SCCM)
腔室压力：27Pa
上部电极施加的高频电功率：700W
下部电极施加的高频电功率：40W
电极间距离：150mm
He反压：1330Pa
上述各个蚀刻工序的蚀刻速率、蚀刻速率的平面内均匀性、选择比如下：
(主蚀刻工序)
蚀刻速率：217.7nm/min
平面内均匀性：±5％
选择比：17.5
(第一过蚀刻工序)
蚀刻速率：88.3nm/min
平面内均匀性：±7.3％
选择比：452
(第二过蚀刻工序)
蚀刻速率：75.7nm/min
平面内均匀性：±10.5％
选择比：∞
而且，主蚀刻工序和第一过蚀刻工序的切换在预料非常安全的作为基层的硅氧化膜层露出之前进行，第一过蚀刻工序和第二过蚀刻工序的切换在作为基层的硅氧化膜层即将露出之前(图3所示的曲线A的即将开始倾斜之前)进行。
在第一过蚀刻工序和第二过蚀刻工序的切换中，为了提高选择比，如果提高腔室压力就降低蚀刻速率的平面内均匀性。此时，通过加大上下部电极施加的高频电功率，进一步扩大电极间距离，能够提高蚀刻速率的平面内均匀性。
通过上述实施例，能够基本上不对作为基层的硅氧化膜层造成损害，而且不扰乱含硅的导电膜层的蚀刻形状，能够很好地仅蚀刻除去含硅的导电膜层。
而且，在上述例子中，针对特别进行第一和第二过蚀刻工序的情况下说明了过蚀刻工序，但是如前所述，也可以将过蚀刻工序作为单一的过蚀刻工序来进行。
下面，通过前述装置，在下面的条件下进行蚀刻，将蚀刻气体中的氧的流量设为1，3，5SCCM来分别进行蚀刻。
蚀刻气体：HBr(流量100SCCM)+O2(流量1，3，5SCCM)
腔室压力：40Pa
上部电极施加的高频电功率：250W
下部电极施加的高频电功率：100W
电极间距离：80mm
He反压：1330Pa
上述蚀刻结果如下：
(氧流量1SCCM)
蚀刻速率：159.8nm/min
平面内均匀性：±5.4％
选择比：10
(氧流量3SCCM)
蚀刻速率：165.3nm/min
平面内均匀性：±5.4％
选择比：104
(氧流量5SCCM)
蚀刻速率：167.2nm/min
平面内均匀性：±5.7％
选择比：139
如上述结果所示，即使腔室压力是低压，通过增加氧的添加量，能够维持蚀刻速率、平面内均匀性，且增加选择比。如果该氧的添加量超过15％，就容易产生堆积，所以该氧的添加量优选为1～5％左右，更进一步，优选为3～5％。按上述，通过调整氧的添加量，也能够增加选择比。
而且，在上述例子中，为平行平板型，说明了使用对上部电极和下部电极两者供给高频电功率进行蚀刻的蚀刻装置的实施形式，但是本发明不限于该实施形式，可以使用所有的等离子体蚀刻装置，例如，可以使用仅对上部电极、下部电极中的一个电极供给高频电功率方式的蚀刻装置，利用磁场控制等离子体的蚀刻装置等，这是不言而喻的。
如上面的详细说明，按本发明的干蚀刻方法，与现有技术比较，能够提高含硅的导电膜层对硅氧化膜的选择比，能够不蚀刻作为基层的硅氧化膜层，而且不扰乱含硅的导电膜层的蚀刻形状，能够确实地仅蚀刻除去希望的含硅的导电膜层。
另外，在近些年的等离子体处理中，由于对应于半导体装置等的电路图案的微小化进行高精度的等离子体处理，所以要进行将真空室内的处理气体的压力降低的低压化，为此，等离子体的点火慢慢变得困难。
而且，通常情况下，对电极供给高频电功率是通过用于获得阻抗匹配的匹配器来进行的，但该匹配器通常根据改变可变电容器的电容来匹配(阻抗匹配)。
然后，在等离子体点火困难的情况下，由该匹配器的最初状态，或者等离子体点火，或者不点火。即如果匹配器的最初状态的可变电容器的电容不是能够对电极提供很好的电功率的值，不能等离子体点火。
为此，在等离子体点火困难的状态，一边微调可变电容器的电容，一边产生必要的调整，以使得匹配器的状态变为等离子体点火状态，更进一步，如果将处理气体的压力设为低压，尽管处于匹配器的状态，也不能等离子体点火。
另外，作为对应于低压化的技术，对上部电极和下部电极供给不同频率的高频电功率，作为在上部电极产生等离子体用的高频电功率，例如，进行提供比现有的50～80MHz等还高的频率的高频电功率，但即使在这种构成中，对于等离子体点火也不充分。
这种现象在一部分处理气体中特别明显，例如，在使用HBr气体的单一气体作为处理气体等情况下，即使对于向上述上部电极，下部电极供给不同频率的高频电功率的构成中，如果将气体压力降低，例如设为0.67Pa(5mTorr)以下程度，就不能等离子体点火。
另外，在上述这样的等离子体点火时，如果预先为了将被处理基板静电吸附到下部电极上而对静电卡盘施加直流电压，而处于吸附被处理基板的状态，具有等离子体点火变容易的倾向。
即，这样，如果对静电卡盘施加直流电压而处于吸附被处理基板的状态，推测由静电卡盘的直流电压而产生的电场起到活化处理气体，使等离子体点火变容易的有益作用。
但是，如上前述，在点火等离子体之前，如果预先对静电卡盘施加直流电压，处于将被处理基板吸附的状态，由静电容易将灰尘吸附到被处理基板上，成为产生缺陷的一个原因，具有导致降低成品率的情况。
这样，在等离子体点火困难的情况下，优选采用前述的等离子体点火方法。
产业上的可利用性
本发明的干蚀刻方法可以用于进行半导体元件制造的半导体制造工业中。因此，具有产业上的可利用性。

Claims (9)

1.一种干蚀刻方法，通过在含有硅的导电膜层上形成的规定的图案形状的掩膜层，对在硅氧化膜层上形成的该含硅的导电膜层进行蚀刻，其特征在于，包括：
在不到13Pa的第一压力下进行等离子体蚀刻的主蚀刻工序；
在所述主蚀刻工序后，利用至少含有HBr气体不含有Cl2气体的蚀刻气体，以比所述主蚀刻工序高的13Pa之上，27Pa之下的第二压力进行等离子体蚀刻的过蚀刻工序。
2.根据权利要求1所述的干蚀刻方法，其特征在于：所述含有硅的导电膜层是多晶硅层。
3.根据权利要求1所述的干蚀刻方法，其特征在于：所述含有硅的导电膜层是硅化物层。
4.根据权利要求1所述的干蚀刻方法，其特征在于：所述含有硅的导电膜层是多晶硅层和其上的硅化物层。
5.根据权利要求1所述的干蚀刻方法，其特征在于：所述过蚀刻工序的蚀刻气体是由HBr和O2的混合气体或者HBr气体构成的。
6.根据权利要求1所述的干蚀刻方法，其特征在于：所述主蚀刻工序的蚀刻气体由HBr和Cl2，或者HBr和Cl2和O2，或者Cl2和O2，或者HBr和O2的混合气体，或者HBr气体构成。
7.根据权利要求1所述的干蚀刻方法，其特征在于：检测所述含有硅的导电膜层的蚀刻状态，在露出该含有硅的导电膜层的下层的所述硅氧化膜层之前，结束所述主蚀刻工序。
8.一种干蚀刻方法，通过在含有硅的导电膜层上形成的规定的图案形状的掩膜层，利用至少含有HBr气体的蚀刻气体，对在硅氧化膜层上形成的该含硅的导电膜层进行蚀刻，其特征在于，包括：
在不到13Pa的第一压力下进行等离子体蚀刻的主蚀刻工序；
在所述主蚀刻工序后，以比所述主蚀刻工序高的13Pa之上，27Pa之下的第二压力进行等离子体蚀刻的过蚀刻工序，
所述过蚀刻工序具有：第一过蚀刻工序；在该第一过蚀刻工序之后进行的第二过蚀刻工序。
9.根据权利要求8所述的干蚀刻方法，其特征在于：与所述第一过蚀刻工序的压力相比，所述第二过蚀刻工序的压力较高。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040261712A1 (en) * 2003-04-25 2004-12-30 Daisuke Hayashi Plasma processing apparatus
US20060037704A1 (en) * 2004-07-30 2006-02-23 Tokyo Electron Limited Plasma Processing apparatus and method
US7692916B2 (en) * 2005-03-31 2010-04-06 Tokyo Electron Limited Capacitive coupling plasma processing apparatus and method
US8138445B2 (en) * 2006-03-30 2012-03-20 Tokyo Electron Limited Plasma processing apparatus and plasma processing method
US8129282B2 (en) 2006-07-19 2012-03-06 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
JP4801553B2 (ja) * 2006-09-28 2011-10-26 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
US8990360B2 (en) 2008-02-22 2015-03-24 Sonos, Inc. System, method, and computer program for remotely managing a digital device
JP4972594B2 (ja) * 2008-03-26 2012-07-11 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
CN102263064A (zh) * 2010-05-28 2011-11-30 中芯国际集成电路制造(上海)有限公司 分立栅存储器件的形成方法
CN103022100B (zh) * 2011-09-27 2015-09-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及其形成方法
CN103531454B (zh) * 2012-07-03 2016-08-17 中国科学院微电子研究所 半导体器件制造方法
JP6230898B2 (ja) * 2013-12-13 2017-11-15 東京エレクトロン株式会社 エッチング方法
CN104900515B (zh) * 2014-03-07 2019-04-12 无锡华润上华科技有限公司 一种半导体器件蚀刻方法及半导体器件形成方法
WO2015153008A2 (en) * 2014-04-02 2015-10-08 Ridge Tool Company Electronic tool lock
CN103972077A (zh) * 2014-05-20 2014-08-06 上海华力微电子有限公司 一种自对准双层图形的形成方法
JP6650258B2 (ja) * 2015-12-17 2020-02-19 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理装置の運転方法
KR102666000B1 (ko) 2016-07-29 2024-05-14 서울대학교 산학협력단 cFLIP siRNA를 포함하는 인터페론 베타 저항성 암 질환 치료용 또는 감작용 조성물
JP6404890B2 (ja) * 2016-11-24 2018-10-17 日機装株式会社 半導体発光素子の製造方法
US10453811B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect and fabrication method therefor
US10714329B2 (en) * 2018-09-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-clean for contacts

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380488A (en) * 1980-10-14 1983-04-19 Branson International Plasma Corporation Process and gas mixture for etching aluminum
JPS59129779A (ja) * 1983-01-13 1984-07-26 Tokuda Seisakusho Ltd スパツタリング装置の静電チヤツク装置
KR910000273B1 (ko) * 1985-05-09 1991-01-23 마쯔시다덴기산교 가부시기가이샤 플라즈마 처리장치
JPS62145811A (ja) * 1985-12-20 1987-06-29 Matsushita Electric Ind Co Ltd プラズマ処理装置
JPH01117018A (ja) * 1987-10-30 1989-05-09 Toshiba Corp プラズマ処理方法
US5683072A (en) * 1988-11-01 1997-11-04 Tadahiro Ohmi Thin film forming equipment
JPH03265123A (ja) * 1990-03-15 1991-11-26 Canon Inc 結晶質半導体膜の形成方法
JPH04214618A (ja) * 1990-12-12 1992-08-05 Fujitsu Ltd 薄膜の形成方法及び薄膜形成装置
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
JPH05299390A (ja) 1992-04-20 1993-11-12 Nec Corp ドライエッチング方法
JP2846534B2 (ja) * 1992-10-08 1999-01-13 キヤノン株式会社 プラズマｃｖｄ装置とこれによる機能性堆積膜の形成方法
JPH06177039A (ja) * 1992-12-07 1994-06-24 Canon Inc エピタキシャル膜の形成方法
JP3167820B2 (ja) * 1993-01-29 2001-05-21 東京エレクトロン株式会社 異常放電検出方法
JPH0769790A (ja) * 1993-08-30 1995-03-14 Ulvac Japan Ltd 薄膜作製装置
US5869402A (en) * 1994-06-13 1999-02-09 Matsushita Electric Industrial Co., Ltd. Plasma generating and processing method and apparatus thereof
JP3347909B2 (ja) 1994-06-13 2002-11-20 松下電器産業株式会社 プラズマ発生加工方法およびその装置
US5665203A (en) * 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
JPH0927395A (ja) * 1995-07-12 1997-01-28 Kobe Steel Ltd プラズマ処理装置及び該装置を用いたプラズマ処理方法
JP3455616B2 (ja) * 1995-08-25 2003-10-14 株式会社アルバック エッチング装置
US6010829A (en) * 1996-05-31 2000-01-04 Texas Instruments Incorporated Polysilicon linewidth reduction using a BARC-poly etch process
JP3165047B2 (ja) * 1996-12-12 2001-05-14 日本電気株式会社 ポリサイド膜のドライエッチング方法
JP3176311B2 (ja) * 1997-03-31 2001-06-18 日本電気株式会社 シリコン層のエッチング方法
JPH10284298A (ja) * 1997-04-01 1998-10-23 Matsushita Electric Ind Co Ltd プラズマ処理方法及び装置
JPH1161456A (ja) * 1997-08-26 1999-03-05 Nec Corp ドライエッチング方法およびその装置
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
JP2991177B2 (ja) 1997-12-15 1999-12-20 日本電気株式会社 半導体装置の製造方法
US6081334A (en) * 1998-04-17 2000-06-27 Applied Materials, Inc Endpoint detection for semiconductor processes
US6159860A (en) * 1998-07-17 2000-12-12 Advanced Micro Devices, Inc. Method for etching layers on a semiconductor wafer in a single etching chamber
US6222718B1 (en) * 1998-11-12 2001-04-24 Lam Research Corporation Integrated power modules for plasma processing systems
US6362111B1 (en) * 1998-12-09 2002-03-26 Texas Instruments Incorporated Tunable gate linewidth reduction process
JP4831853B2 (ja) * 1999-05-11 2011-12-07 東京エレクトロン株式会社 容量結合型平行平板プラズマエッチング装置およびそれを用いたプラズマエッチング方法
KR100880767B1 (ko) * 1999-05-06 2009-02-02 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치
JP4567828B2 (ja) * 1999-09-14 2010-10-20 東京エレクトロン株式会社 終点検出方法
US6277716B1 (en) * 1999-10-25 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of reduce gate oxide damage by using a multi-step etch process with a predictable premature endpoint system
US6283131B1 (en) * 2000-09-25 2001-09-04 Taiwan Semiconductor Manufacturing Company In-situ strip process for polysilicon etching in deep sub-micron technology

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