TW202243252A - 半導體裝置 - Google Patents

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TW202243252A
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TW
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dielectric layer
semiconductor
gate dielectric
gate
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TW111107300A
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詹詠翔
黃文宏
廖善美
林揆倫
陳建豪
游國豐
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置包括多個半導體層的堆疊，垂直配置於半導體基底結構上；閘極介電層，具有多個部分各自圍繞半導體層之一者；以及閘極，圍繞閘極介電層。閘極介電層的每一部分具有頂部位於個別的半導體層上，以及底部位於半導體層下。頂部具有沿著垂直於半導體基底結構的上表面的垂直方向的頂部厚度，且底部具有沿著垂直方向的底部厚度。頂部厚度大於底部厚度。

Description

半導體裝置
本發明實施例一般關於半導體裝置與其形成方法，更特別關於提供多種臨界電壓的全繞式閘極裝置。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能並降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。為了實現這些進展，處理與製造積體電路的方法亦需類似發展。
舉例來說，導入全繞式閘極裝置以增加閘極-通道耦合、降低關閉狀態電流、並減少短通道效應而改善閘極控制。全繞式閘極裝置包括多個通道層堆疊再一起，以形成閘極結構所接合的電晶體通道。全繞式閘極裝置可與習知的互補式金氧半製程相容，因此可大幅縮小尺寸並維持閘極控制與緩解短通道效應。然而複雜的裝置結構與結構之間的空間減少，造成特定功能(比如提供多種臨界電壓而不會劣化其他效能特性)面臨挑戰。因此習知技術通常適用於預期目的，但無法符合所有方面的需求。
本發明一例示性的實施例關於半導體裝置。半導體裝置包括多個半導體層的堆疊，垂直配置於半導體基底結構上；閘極介電層，具有多個部分各自圍繞半導體層之一者；以及閘極，圍繞閘極介電層。閘極介電層的每一部分具有頂部位於個別的半導體層上，以及底部位於半導體層下。頂部具有沿著垂直於半導體基底結構的上表面的垂直方向的頂部厚度，且底部具有沿著垂直方向的底部厚度。頂部厚度大於底部厚度。
本發明一例示性的實施例關於半導體裝置的形成方法。方法包括在製程腔室中接收半導體裝置的結構。結構包括半導體基板；第一半導體層與第二半導體層的堆疊，位於半導體基板上；虛置閘極結構，位於堆疊上；以及源極/汲極結構，位於堆疊的兩端上。第一半導體層與第二半導體層具有不同材料組成且彼此交錯於堆疊中。虛置閘極結構包覆堆疊的頂部與側表面。方法亦包括移除虛置閘極結構與第一半導體層；形成界面層以圍繞第二半導體層；形成閘極介電層以圍繞界面層；以及形成閘極以圍繞閘極介電層。形成閘極介電層的步驟包括調整時間，以形成非順應性輪廓的閘極介電層。
本發明一例示性的實施例關於半導體裝置的形成方法。方法包括：在製程腔室中接收半導體結構。半導體結構具有彼此交錯、垂直配置於半導體基板上、且橫向地位於一對源極/汲極結構之間的第一半導體層與第二半導體層的堆疊。方法亦包括移除第一半導體層以露出第二半導體層的表面；形成界面層以包覆第二半導體層的露出表面；將第一前驅物導入製程腔室且歷時第一時間，以與界面層相互作用；在導入第一前驅物之後，對製程腔室進行第一淨化；將第二前驅物導入製程腔室且歷時第二時間，以形成閘極介電層的第一層；在導入第二前驅物之後，對製程腔室進行第二淨化；以及形成功函數金屬層於閘極介電層上。第一時間小於第二時間。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/-10%。舉例來說，用語「約5 nm」包含的尺寸範圍為4.5 nm至5.5 nm。
本發明實施例一般關於半導體裝置與其形成方法，更特別關於提供多種臨界電壓的全繞式閘極裝置。全繞式閘極裝置包括閘極結構或其部分形成於通道區的所有側周圍(比如圍繞通道區的一部分)的任何裝置。在一些例子中，全繞式閘極裝置亦可視作四閘極裝置，因為通道區具有四側且閘極結構形成於通道區的所有四側上。全繞式閘極裝置的通道區可包含一或多個半導體層，且每一半導體層可為許多不同形狀之一，比如線狀(或奈米線)、片狀(或奈米片)、棒狀(或奈米棒)、及/或其他合適形狀。在實施例中，全繞式閘極裝置的通道區可具有垂直排列的多個水平半導體層(比如奈米線、奈米片、或奈米棒，之後可一起視作奈米通道)，造成全繞式閘極裝置具有堆疊的水平全繞式閘極裝置。此處所述的全繞式閘極裝置可為互補式金氧半全繞式閘極裝置、p型金氧半全繞式閘極裝置、或n型金氧半全繞式閘極裝置。此外，全繞式閘極裝置可具有一或多個通道區，其與單一的連續閘極或多個閘極結構相關。本技術領域中具有通常知識者應理解，本發明實施例有利於其他例子的半導體裝置。舉例來說，本發明實施例有利於其他種類的金氧半場效電晶體，比如平面金氧半場效電晶體、鰭狀場效電晶體、或其他多閘極場效電晶體。
已實施多臨界電壓裝置以最佳化延遲、降低能耗、並增進其他效能。多臨界電壓裝置的形成方法可採用偶極工程及/或圖案化的功函數金屬層。這些工程及/或圖案化有時會損傷閘極介電層。在閘極介電層厚度極小的全繞式閘極裝置中，這些損傷的容許範圍小。換言之，這些損傷可能造成裝置的可信度及/或效能產生無法接受的劣化。此外，一些例子中亦可能損傷閘極介電層之下的最頂部的通道層，進而劣化裝置功能。綜上所述，本發明實施例提供的方法可緩解這些損傷，進而改善裝置的可信度與功能。
圖1係本發明一些實施例中，製作全繞式閘極裝置的方法之流程圖，其進一步說明步驟108的細節。圖2A及3A係本發明一些實施例中，全繞式閘極裝置在多種製作階段的上視圖。圖2B、3B、2C、及3C係本發明一些實施例中，全繞式閘極裝置分別沿著圖2A及3A的剖線A-A'及B-B'的剖視圖。圖2D、3D、及4至12係本發明一些實施例中，不同製作階段的全繞式閘極裝置沿著圖2A及3A的剖線C-C'的剖視圖。
如圖1的步驟102與圖2A至2D所示，全繞式閘極裝置200包括基板201。在一些實施例中，基板201包含半導體材料如基體矽。在其他或額外實施例中，基板201中亦可包含另一半導體元素如結晶結構的鍺。基板201亦可包含半導體化合物如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或上述之組合。基板201亦可包含絕緣層上半導體基板，比如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。基板201的部分可摻雜為摻雜部分205。摻雜部分205可摻雜p型摻質如硼或氟化硼，或摻雜n型摻質如磷或砷。摻雜部分205亦可摻雜p型摻質與n型摻質的組合。摻雜部分205可直接形成於基板201之上、p型井結構中、n型井結構中、雙井結構中、或採用隆起結構。
交錯的半導體層220及222的堆疊形成於基板上，其自基板201垂直延伸(比如沿著Z方向)。舉例來說，半導體層222位於基板201上，半導體層220位於半導體層222上，且另一半導體層222位於半導體層220上，以此類推。在所述實施例中，有三個半導體層220與三個半導體層222彼此交錯。然而堆疊中的層狀物可具有任何合適數目。舉例來說，堆疊中可具有交錯的二至十層的半導體層220與二至十層的半導體層222。設置半導體層220及222的材料組成，使其在後續的蝕刻製程中具有蝕刻選擇性。舉例來說，一些實施例的半導體層220包含矽鍺，而半導體層222包含矽。在一些其他實施例中，半導體層222包含矽鍺，而半導體層220包含矽。在所述實施例中，半導體層220各自具有實質上一致的厚度308，而半導體層222各自具有實質上一致的厚度318。厚度308及318的選擇取決於製作方法及/或裝置200的效能考量。舉例來說，厚度318可設置為定義裝置200的相鄰通道之間(比如半導體層220之間)的距離(或間隙)，而厚度308可設置以達到裝置200的通道區所需的厚度。厚度308及厚度318可設置以達到裝置200所需的效能。在一些實施例中，厚度308與厚度318為約1 nm至約10 nm。若厚度308與厚度318過小(比如小於約1 nm)，則尺寸不足以形成裝置結構於其中，或形成其中的裝置結構過窄而不具有適當功能。若厚度308與厚度318過大(比如大於約10 nm)，則裝置結構非必要地占據珍貴的晶片空間而未實質改善裝置效能。
半導體層220及222的堆疊可圖案化成多個鰭狀結構，比如鰭狀物130a及130b。每一鰭狀物130a及130b包括彼此交錯的半導體層220及222的堆疊。鰭狀物130a及130b各自沿著Y方向縱向地水平延伸，且在X方向中水平地彼此分隔。鰭狀物各自具有沿著X方向的橫向寬度350。應理解X方向與Y方向為彼此垂直的水平方向，而Z方向為垂直於X方向與Y方向所定義的水平XY平面的垂直方向。。半導體基板的上表面平行於XY平面。
可由任何合適方法圖案化鰭狀物130a及130b。舉例來說，可採用一或多道光微影製程圖案化鰭狀物，比如雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距可小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程，以沿著犧牲層的側壁形成並圖案化間隔物。接著移除犧牲層，而保留的間隔物或芯之後可用於圖案化鰭狀物。圖案化製程可採用多個蝕刻製程，其可包含乾蝕刻及/或濕蝕刻。藉由後續製程，可形成主動裝置於鰭狀物形成其中的區域，因此這些區域可視作主動區。舉例來說，鰭狀物130a形成於主動區202a中，而鰭狀物130b形成於主動區202b中。鰭狀物130a及130b形成於摻雜部分205上。在一些實施例中，主動區202a及202b設置以形成不同臨界電壓的電晶體，如下所述。在一些實施例中，主動區202a及202b設置以形成不同型態的電晶體，比如n型電晶體與p型電晶體。在一些實施例中，鰭狀物130a及130b可各自具有沿著X方向的橫向寬度350。橫向寬度350可為約5 nm至約100 nm之間，比如約6 nm至約20 nm。
裝置200包括隔離結構203，其可為淺溝槽隔離結構。在一些例子中，形成隔離結構203的方法包括蝕刻溝槽至基板201之中與主動區之間，並將一或多種介電材料(如氧化矽、氮化矽、氮氧化矽、其他合適材料、或上述之組合)填入溝槽。可採用任何合適方法如化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電漿輔助化學氣相沉積製程、電漿輔助原子層沉積製程、及/或上述之組合，以沉積隔離結構203。隔離結構203可具有多層結構，比如基板201上的熱氧化襯墊層，以及熱氧化物襯墊層上的填充層(如氮化矽或氧化矽)。在其他實施例中，隔離結構203的形成方法可採用任何其他習知的隔離技術。如圖2D所示，鰭狀物130a及130b高於隔離結構203的上表面與摻雜部分205的上表面。
裝置200更包含虛置閘極結構210。虛置閘極結構210形成於每一鰭狀物130a及130b的一部分之上，以及鰭狀物130a及130b之間的隔離結構203之上。虛置閘極結構210可設置為縱向延伸且彼此平行，比如各自沿著X方向延伸。在一些實施例中，虛置閘極結構各自包覆每一鰭狀物的上表面與側表面。虛置閘極結構210包括多晶矽。在一些實施例中，虛置閘極結構210亦包含一或多個遮罩層，其可用於圖案化虛置閘極層。如下詳述，之後可對虛置閘極結構210進行閘極置換製程以形成金屬閘極，比如高介電常數的閘極介電層與金屬閘極。虛置閘極結構210的形成製程包括沉積、微影圖案化、與蝕刻製程。沉積製程可包含化學氣相沉積、原子層沉積、物理氣相沉積、其他合適方法、及/或上述之組合。
此外，裝置200包括閘極間隔物240於虛置閘極結構210的側壁上。閘極間隔物240可包含氮化矽、氧化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、摻雜碳的氧化物、摻雜氮的氧化物、多孔氧化物、或上述之組合。閘極間隔物240可包含單層或多層結構。在一些實施例中，閘極間隔物240的厚度為幾奈米。在一些實施例中，閘極間隔物240的形成方法可為沉積間隔物層(含介電材料)於虛置閘極結構210上，接著以非等向蝕刻製程自虛置閘極結構210的上表面移除間隔物層的部分。在蝕刻製程之後，實質上保留虛置閘極結構210的側壁表面上的間隔物層的部分，且其轉變為閘極間隔物240。在一些實施例中，非等向蝕刻製程為乾(如電漿)蝕刻製程。在額外或其他實施例中，形成閘極間隔物240的方法亦關於化學氧化、熱氧化、原子層沉積、化學氣相沉積、及/或其他合適方法。在主動區中，閘極間隔物240形成於半導體層220及222的最頂層上。綜上所述，閘極間隔物240亦可改視作頂部間隔物。在一些例子中，一或多個材料層(未圖示)亦可形成於虛置閘極結構210與對應的頂部間隔物之間。一或多種材料層可包含界面層及/或高介電常數的介電層。
裝置更包含內側間隔物250於垂直相鄰的半導體層220的末端部分之間。舉例來說，內側間隔物250可包含介電材料如氧化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、或上述之組合。在一些實施例中，使虛置閘極結構210或閘極間隔物240未覆蓋的鰭狀物130a及130b的部分凹陷，以形成源極/汲極溝槽。使半導體層222橫向凹陷以形成間隙於垂直相鄰的半導體層220的末端部分之間。接著可沉積介電材料至間隙中，並回蝕刻以移除源極/汲極溝槽中的任何多餘材料，以形成內側間隔物250。
裝置200更包含磊晶源極/汲極結構208形成於源極/汲極溝槽之中以及半導體層220的兩端上。在一些實施例中，一源極/汲極結構為源極，而另一源極/汲極結構為汲極。每一半導體層220連接兩個磊晶源極/汲極結構208。半導體層220的一部分可構成電晶體通道的一部分。可採用多個製程如蝕刻與成長製程，以成長磊晶源極/汲極結構208。在所述實施例中，磊晶源極/汲極結構208的上表面延伸高於最頂部的半導體層220的上表面。然而在其他實施例中，磊晶源極/汲極結構208的上表面可改為與最頂部的半導體層220的上表面大致齊平。在一些實施例中，磊晶源極/汲極結構208可合併在一起，比如沿著X方向合併以提供較大的橫向寬度(與獨立的磊晶結構相比)。在所述實施例中，磊晶源極/汲極結構208不合併。磊晶源極/汲極結構208可包含任何合適的半導體材料。在所述實施例中，磊晶源極/汲極結構208用於n型全繞式閘極裝置，在所述實施例中，n型全繞式閘極裝置中的磊晶源極/汲極結構208可包含矽、碳化矽、或上述之組合。在一些實施例中，p型全繞式閘極裝置中的磊晶源極/汲極結構208可包含矽、矽鍺、鍺、碳化矽鍺、或上述之組合。可原位或異位摻雜磊晶源極/汲極結構208。舉例來說，磊晶成長的矽源極/汲極結構可摻雜碳以形成摻雜碳的矽源極/汲極結構、可摻雜磷以形成摻雜磷的矽源極/汲極結構、或可摻雜碳與磷以形成碳磷化矽源極/汲極結構，且磊晶成長的矽鍺源極/汲極結構可摻雜硼。可進行一或多道退火製程，以活化磊晶源極/汲極結構208中的摻質。退火製程可包含快速熱退火及/或雷射退火製程。
裝置200亦包含層間介電層214形成於磊晶源極/汲極結構208上。層間介電層214亦可沿著Y方向形成於相鄰的虛置閘極結構210之間，並沿著X方向形成於磊晶源極/汲極結構208之間。層間介電層214可包含介電材料如高介電常數的材料、低介電常數的材料、或及低介電常數的材料。舉例來說，層間介電層214可包含氧化矽、碳氧化矽、氮氧化矽、或上述之組合。層間介電層214可包含單層或多層，且其形成方法可為合適技術如化學氣相沉積、原子層沉積、及/或旋轉塗佈技術。在形成層間介電層214之後，可進行化學機械研磨以移除多餘的層間介電層214並平坦化層間介電層214的上表面。層間介電層214可提供電性隔離於裝置200的多種構件之間。
如圖1的步驟104與圖3A至3D所示，可由任何合適的微影與蝕刻製程選擇性移除虛置閘極結構210，進而形成閘極溝槽153。在一些實施例中，微影製程可包含形成光阻層、曝光光阻層至一圖案、進行曝光後烘烤製程、並顯影光阻以形成遮罩單元，其可露出含有虛置閘極結構210的區域。接著可採用遮罩單元，並選擇性蝕刻虛置閘極結構210。在一些實施例中，頂部間隔物如閘極間隔物240可作為遮罩單元或其部分。舉例來說，虛置閘極結構210可包含多晶矽，頂部間隔物如閘極間隔物240與內側間隔物250可包含介電材料，而半導體層220可包含半導體材料。因此可選擇適當的蝕刻化學品以達蝕刻選擇性，以移除虛置閘極結構210而實質上不影響裝置200的其他構件。之後可選擇性移除半導體層222的保留部分，而實質上不影響半導體層220。如此一來，開口157形成於垂直相鄰的半導體層220之間。開口157與閘極溝槽153可一起露出Y方向周圍的每一半導體層220。此外，開口157中亦露出半導體層220之下的摻雜部分205的部分。由於蝕刻開口的步驟實質上不影響半導體層220，半導體層220可維持其厚度，且開口157的高度對應厚度318。
圖4至11係一例中，形成閘極結構以取代虛置閘極結構210的方法。如圖1的步驟106與圖4所示，介電層223形成於開口157與閘極溝槽153中露出的半導體層220的表面上，以及開口157中露出的基板201的表面上。介電層223可為界面層。在一些實施例中，介電層223包括氧化物如氧化矽。可採用任何合適的方法形成介電層223，比如原子層沉積、化學氣相沉積、或其他沉積方法。在其他所述實施例中，介電層223的形成方法亦可為氧化製程，比如熱氧化或化學氧化。在許多實施例中，介電層223可改善半導體基板與後續形成的閘極介電層之間的黏著性。在一些實施例中，介電層223具有實質上一致的厚度以包覆每一半導體層220及位於半導體基板201之上。在所述實施例中，最底部的半導體層220 (比如最靠近半導體基板201的半導體層)亦可視作半導體層220A，緊接著在半導體層220A之上的半導體層220可視作半導體層220B，而最頂部的半導體層220可視作半導體層220C。如圖4所示，半導體層220A的上表面上的介電層223的部分具有平均厚度350A，而在半導體層220A的下表面上的介電層223的部分具有平均厚度352A。平均厚度350A與平均厚度352A實質上類似。類似地，半導體層220B的上表面上的介電層223的部分具有平均厚度350B，而半導體層220B的下表面上的介電層223的部分具有平均厚度352B。平均厚度350B與平均厚度352B實質上類似。此外，半導體層220C的上表面上的介電層223的部分具有平均厚度350C，而半導體層220C的下表面上的介電層223的部分具有平均厚度352C。平均厚度350C可與平均厚度352C實質上類似。此外，基板201上的介電層223具有平均厚度350S。在一些實施例中，平均厚度350A、350B、350C、及350S可實質上彼此類似。綜上所述，平均厚度352A、352B、及352C亦可實質上彼此類似。
如圖1的步驟108與圖5所示，閘極介電層228形成於介電層223周圍。閘極介電層228至少部分地填入溝槽153與開口157。在一些實施例中，閘極介電層228可形成於每一半導體層220上的介電層223周圍，以360度地包覆半導體層220。此外，閘極介電層228可直接接觸內側間隔物250與閘極間隔物240的垂直側壁。在一些實施例中，閘極介電層228可為高介電常數的介電層。舉例來說，閘極介電層228可包含介電常數大於氧化矽的介電常數(近似3.9)的介電材料。舉例來說，閘極介電層228可包含氧化鉿，其介電常數為約18至約40。在多種其他例子中，閘極介電層228可包含氧化鋯、氧化釔、氧化鑭、氧化釓、氧化鈦、氧化鉭、氧化鉿鉺、氧化鉿鑭、氧化鉿釔、氧化鉿釓、氧化鉿鋁、氧化鉿鋯、氧化鉿鈦、氧化鉿鉭、氧化鍶鈦、或上述之組合。如下詳述，形成閘極介電層228的方法可為任何合適製程如化學氣相沉積、物理氣相沉積、原子層沉積、或上述之組合。
在未實施本發明實施例的方法的一些其他方案中，閘極介電層228可順應性地形成於裝置上。換言之，半導體層220的上表面之上的閘極介電層228的部分的厚度，可與半導體層220的下表面之上的閘極介電層228的部分的厚度相同。此外，圍繞最頂部的半導體層220的閘極介電層228的部分的厚度，可與圍繞最底部的半導體層220的閘極介電層228的部分的厚度。在此方案中，由於相鄰的半導體層之間的空間窄，閘極介電層228的所有部分可能具有類似薄的厚度。這些薄的閘極介電層228 (特別是較高的半導體層220的上表面之上的部分)可能特別容易被乾蝕刻與濕蝕刻步驟損傷。舉例來說，形成不同型態及/或不同臨界電壓的電晶體的後續圖案化步驟中，乾蝕刻、濕蝕刻、或上述之組合可能損失閘極介電層。綜上所述，較高的半導體層220的上表面上的閘極介電層228其一些原本薄的部分可能承受損傷而無法維持滿意的裝置效能。綜上所述，本發明實施例可提供不對稱(或非順應性)的介電層228，使較高的半導體層220的上表面上的部分具有較大厚度，其可較佳地承受任何可能損傷，而下側的半導體層220的下表面上的部分具有較小厚度，以進一步縮小裝置尺寸。如圖5所示，閘極介電層228非順應性。在一些實施例中，閘極介電層的設計端視裝置200的應用型態而定。舉例來說，一些實施例的裝置200可為標準裝置，而一些其他實施例的裝置200可為極低臨界電壓裝置。不同型態的裝置需要不同的閘極介電層厚度。
在一些實施例中，裝置200為極低臨界電壓裝置。半導體層220B的上表面之上的介電層223上的閘極介電層228的部分具有平均厚度360B，而半導體層220B的下表面之上的介電層223上的閘極介電層228的部分具有平均厚度362B。平均厚度360B大於平均厚度362B。在一些實施例中，平均厚度360B與平均厚度362B的比例可為約1:0.95至約1:0.99，比如約1:0.96至約1:0.98。在一些實施例中，平均厚度360B與平均厚度362B之間的差異可為約0.1 Å至約0.7 Å，比如約0.3 Å至約0.5 Å。此外，半導體層220C的上表面之上的介電層223上的閘極介電層228的部分可具有平均厚度360C，而半導體層220C的下表面上的介電層223上的閘極介電層228的部分具有平均厚度362C。平均厚度360C大於平均厚度362C。在一些實施例中，平均厚度360C與平均厚度362C的比例可為約1:0.96至約1:0.99，比如約1:0.97至約1:0.98。在一些實施例中，平均厚度360C與平均厚度362C之間的差異可為約0.2 Å至約0.8 Å，比如約0.4 Å至約0.6 Å。若上述差距過小，則可能損失或部分損失不對稱設計的相關優點(如緩解蝕刻對閘極介電層228的整體性的影響)。若上述差異過大，則多餘厚度的優點(比如半導體層220的頂部上的厚度)無法證明其占據的晶片腳位合理。
半導體基板201的上表面上的介電層223之上的閘極介電層228的部分具有平均厚度360S。在一些實施例中，平均厚度360A小於平均厚度360B，且平均厚度360B小於平均厚度360C。舉例來說，平均厚度360B與平均厚度360A之間的差異為約0.2 A至約0.8 A，比如約0.4 Å至約0.6 Å。此外，平均厚度360C與平均厚度360B之間的差異可為約0.2 Å至約0.8 Å，比如約0.4 Å至約0.6 Å。在一些實施例中，平均厚度362B小於平均厚度362C。舉例來說，平均厚度362C與平均厚度362B之間的差距為約0.2 Å至約0.8 Å，比如約0.4 Å至約0.6 Å。若上述差距過小，則可能損失或部分損失不對稱設計的相關優點(如緩解蝕刻對閘極介電層228的整體性的影響)。若上述差異過大，則多餘厚度的優點(比如較高的半導體層220周圍的厚度)無法證明其占據的晶片腳位合理。
在一些實施例中，裝置200為標準奈米片裝置。半導體層220上的閘極介電層228的部分的平均厚度，與半導體層220下的閘極介電層228的部分的平均厚度的比例，可為約0.80至約0.99。舉例來說，半導體層220A之上的介電層223的上表面上的閘極介電層228的部分具有平均厚度360A。半導體層220A之下的介電層223的下表面上的閘極介電層228的部分具有平均厚度362A。平均厚度360A大於平均厚度362A。在一些實施例中，平均厚度360A與平均厚度362A的比例可為約1:0.96至約1:0.99，比如約1:0.97至約1:0.99。在一些實施例中，平均厚度360A與平均厚度362A之間的差異可為約0.1 Å至約0.5 Å，比如約0.2 Å至約0.4 Å。類似地，半導體層220C的上表面之上的介電層223上的閘極介電層228的部分具有平均厚度360C，而半導體層220C的下表面之上的介電層223上的閘極介電層228的部分具有平均厚度362C。平均厚度360C大於平均厚度362C。在一些實施例中，平均厚度360C與平均厚度362C的比例可為約1:0.82至約1:0.98，比如約1:0.89至約1:0.91。在一些實施例中，平均厚度360C與平均厚度362C之間的差異可為約1.2 Å至約2.2 Å，比如約1.5 Å至約1.9 Å。若上述差距過小，則可能損失或部分損失不對稱設計的相關優點(如緩解蝕刻對閘極介電層228的整體性的影響)。若上述差異過大，則多餘厚度的優點(比如半導體層220的頂部上的厚度)無法證明其占據的晶片腳位合理。
半導體基板201的上表面之上的介電層223上的閘極介電層228的部分具有平均厚度360S。在一些實施例中，平均厚度360S小於平均厚度360A。舉例來說，平均厚度360S與平均厚度360A之間的差距為約0.5 Å至約1.1 Å，比如約0.7 Å至約0.9 Å。在一些實施例中，平均厚度360B小於平均厚度360C。舉例來說，平均厚度360C與平均厚度360B之間的差異為約1 Å至約2.5 Å，比如約1.6 Å至約2.0 Å。在一些實施例中，平均厚度362A小於平均厚度362B，且平均厚度362B小於平均厚度362C。舉例來說，平均厚度362C與平均厚度362B之間的差異，以及平均厚度362B與平均厚度362A之間的差異，可小於約0.1 Å至約0.5 Å，比如約0.1 Å至約0.3 Å。若上述差距過小，則可能損失或部分損失不對稱設計的相關優點(如緩解蝕刻對閘極介電層228的整體性的影響)。若上述差異過大，則多餘厚度的優點(比如較高的半導體層220周圍的厚度)無法證明其占據的晶片腳位合理。
如圖5所示的放大圖，一些實施例中的半導體層220之側壁表面上的閘極介電層228的部分同樣具有不一致的厚度。舉例來說，在半導體層220C (或任何其他半導體層)的側壁表面上的閘極介電層228的相同部分中，頂部(比如離基板最遠的部分)的厚度大於底部(比如較靠近基板的部分)的厚度。可由任何合適方法形成不對稱(或非順應性)的閘極介電層。在一些實施例中，由於閘極溝槽中的空間非常窄，因此沉積材料層(就算在原子層沉積的例子中)不再符合逐層成長的一般假設。綜上所述，藉由仔細設計材料流如控制流速、脈衝時間、或類似參數，可利用缺乏平衡以形成上述的不對稱輪廓。舉例來說，藉由實施圖6A至6D所示的下述方法，介電材料將磊晶並成長於需要較厚層的區域中，並遠離需要較薄層的區域。圖6A至6D顯示一或多個半導體層220之一的一部分的放大剖視圖，其具有介電層223形成其上。雖然圖6A至6D顯示介電層223垂直地位於半導體層220上，但圖6A至6D所示的製程不只發生在半導體層220的上表面附近，亦可類似地發生於半導體層220的下表面與側壁表面附近。換言之，類似製程發生在包覆半導體層220的介電層223其露出的上表面、下表面、與側壁表面上。然而在一些實施例中，部分因為實施的製程參數如下述，這些不同表面的反應具有不同速率及/或效果，造成不同區域中的閘極介電層228的厚度不同。
如上所述，介電層223包括氧化物材料如氧化矽。在一些實施例中，介電層223可包含羥基於露出的表面(其可為介電層的上表面、下表面、或側壁表面)之上。舉例來說，羥基的氧原子可連接至介電層223的矽原子，而羥基的氫原子可遠離個別的矽原子且因此遠離半導體層220。如下詳述，這些羥基可作為後續形成的閘極介電層228所用的錨定點，以改善閘極介電層228與介電層223之間的黏著性。如圖1的步驟1080與圖6A所示，製程402將閘極介電層228的前驅物A導入製程腔室。在一些實施例中，前驅物A可包含金屬原子與配位基L，且可標示為MLn。在一些實施例中，金屬原子為四價金屬，且可化學鍵結至四個配位基L。舉例來說，一些實施例的前驅物A可為氯化鋯、氯化鉿、四(乙基甲基醯胺基)鉿、氯化矽、其他鋯鹵化物、其他鉿鹵化物、其他矽鹵化物、其他胺基鉿錯合物、其他金屬鹵化物、其他過渡金屬的胺錯合物、或上述之組合。在一些實施例中，製程環境設置為產生或誘發前驅物A與介電層223之間的反應。舉例來說，前驅物A的金屬原子可與介電層223的露出表面上的羥基相互作用。舉例來說，金屬原子M與羥基的氧原子O可彼此相互作用，以形成化學鍵(如共價化學鍵)於彼此之間。換言之，金屬-氧化學鍵形成於介電層223的表面上。配位基L的原子可同時與羥基的氫原子H形成另一化學鍵H-L。綜上所述，配位基L可自介電層223的表面脫離。在一些實施例中，製程402設置為脈衝製程，其歷時脈衝時間t1。在一些實施例中，脈衝時間t1為約0.75秒至約3秒。若脈衝時間t1過短，則反應的可行前驅物不足。若脈衝時間t1過長，則成本會超過任何好處。
如圖1的步驟1082與圖6B所示，製程404自製程腔室淨化多餘的前驅物A與副產物H-L。在一些實施例中，製程404設置為脈衝製程，其歷時脈衝時間t2。在一些實施例中，脈衝時間t2為約0.75秒至約10秒。在一些實施例中，製程404所用的脈衝時間t2與製程402所用的脈衝時間t1的比例為約0.2:1至約1.6:1。此外，一些實施例的製程404所用的脈衝時間t2與製程402所用的脈衝時間t1的比例可為約0.7:1至約1.1:1。若脈衝時間t2過長(比如大於約10秒)，或脈衝時間t2與脈衝時間t1的比例過大，則可能自表面脫附前驅物A，使後續反應所用的前驅物A不足。若脈衝時間t2過少(如小於約0.75秒)，或脈衝時間t2與脈衝時間t1的比例過小，則製程結果可能殘留雜質。綜上所述，製程404的結果為調整介電層223以包含金屬原子M。舉例來說，介電層223的表面可包含金屬原子連接至介電層223的氧原子O，而懸吊的配位基L遠離介電層223的表面。金屬原子與連接至介電層223的配位基轉變為閘極介電層228的部分。在一些實施例中，前驅物A (或基團M-L)覆蓋介電層223的大部分表面(比如大於約80%的表面)。在一些實施例中，一些羥基保留於表面上。製程404時可同時實質上移除副產物H-L。
如圖1的步驟1084與圖6C所示，製程406將閘極介電層228的另一前驅物(如前驅物B)導入製程腔室中。在一些實施例中，製程環境設置為產生或誘發介電層223 (或介電層228的初始層的部分)的表面上的金屬-配位基(M-L)的官能基與前驅物B之間的反應。在一些實施例中，前驅物B可包含三甲胺、水、氧氣、臭氧、其他合適前驅物、或上述之組合。在一些實施例中，反應形成額外的金屬-氧化學鍵(除了介電層223的氧原子與金屬原子之間形成的金屬-氧化學鍵)。在一些實施例中，反應形成金屬-氮化學鍵。在一些實施例中，相互作用可為複分解反應，其中前驅物B置換配位基L以與金屬原子M鍵結。在一些實施例中，相互作用可為水解反應或胺解反應。在一些實施例中，相互作用可為氧化反應。在一些實施例中，相互作用可包含複分解反應、水解反應、胺解反應、與氧化反應的一或多者。舉例來說，所述實施例的金屬原子M可連接至多個配位基L。類似地，製程406可使金屬原子M連接至多個氧原子O或氮原子N。形成的產物將轉變成閘極介電層228的一部分。與此同時，含配位基L的副產物可自表面脫離。在一些實施例中，M-O鍵或M-N鍵比M-L鍵強，其可驅動反應進行。在一些實施例中，反應自然會平衡。在這些實施例中，累積的副產物如與配位基L結合的副產物，可能阻礙反應完成。因此隨著副產物累積，反應速率下降。
在製程406時，額外的金屬-氧化學鍵或金屬-氮化學鍵可形成於介電層228的表面上。在一些實施例中，製程406設置為脈衝製程，其歷時脈衝時間t3。在一些實施例中，脈衝時間t3為約0.3秒至約15秒。圖13顯示此處實施的一些參數。如圖13所示，本發明實施例的脈衝時間t3與脈衝時間t1的比例可為約0.65至約1.6。若脈衝時間t3過長如大於約15秒，則脈衝時間t3與脈衝時間t1的比例可能過大(如大於約1.6)，造成基板氧化或再氧化並劣化裝置效能。若脈衝時間t3過短(如小於約0.3秒)，或脈衝時間t3與脈衝時間t1的比例過小(如小於約0.65)，則反應後可能殘留雜質。在未實施本發明實施例的方法的一些其他方案中，比例可能為約0.2至約0.6 (見圖13)。在這些方案中，半導體層220之上與之下的閘極介電層228的厚度可能更彼此類似。綜上所述，可能損失閘極介電層228其不對稱設置所維持的閘極介電層228的完整性的優點。若比例過大如大於約1.6:1，則較高的製程成本可能抵消任何可能的優點。藉由實施此處所述的比例，可發現半導體層220C上的閘極介電層228的部分，可比下側的半導體層220B或220A上的閘極介電層228的部分厚約1 Å至約4 Å，比如厚約2 Å至約3 Å。
如圖1的步驟1086與圖6D所示，製程408可淨化副產物H-L與多餘的前驅物B。如上所述，多餘的副產物會阻礙反應完成。綜上所述，移除多餘的副產物會驅使反應完成。在一些實施例中，製程408設置為歷時脈衝時間t4的脈衝製程。在一些實施例中，脈衝時間t4為約0.75秒至約10秒。如圖13所示的一些實施例，製程408所用的脈衝時間t4與製程402所用的脈衝時間t1的比例為約0.2:1至約1:1。在一些實施例中，製程408所用的脈衝時間t4與製程402所用的脈衝時間t1的比例可為約0.5:1至約0.8:1。若脈衝時間t4過長如大於約10秒，或脈衝時間t4與脈衝時間t1的比例過大，則可能脫附前驅物A或B，使形成閘極介電層228所用的反應物不足。若脈衝時間t4過短(比如小於約0.75秒)或脈衝時間t4與脈衝時間t1的比例過小，則反應結果可能殘留雜質。藉由實施此處所述的比例，半導體層220C之上的閘極介電層228的部分之厚度，可比下側的半導體層220B或220A之上的閘極介電層的部分之厚度大了約1 Å至約5 Å，比如大了約2 Å至約4 Å。在一些不採用本發明實施例的方法的其他方案中，比例可能大於約1:1，比如介於約1.05:1至約1.6:1。在這些方案中，半導體層220之上與之下的閘極介電層228可具有實質上類似的厚度。
綜上所述，製程408的結果為形成閘極介電材料的一層，以形成閘極介電層228的一部分。在一些實施例中，閘極介電材料與介電層223類似，亦可包含羥基。綜上所述，閘極介電材料可作為後續沉積及/或成長循環中的介電層223。如圖1的步驟1088所示，可重複圖6A至6D所示的上述製程402至408，端視閘極介電層228所需的厚度而定。舉例來說，可形成閘極介電材料的第二層於第一層上並包覆第一層。在這些實施例中，第一反應循環的製程408之後，第二循環的製程402導入前驅物A，使前驅物A擴散至與閘極介電層228相鄰的區域中，並與其上的羥基作用而形成閘極介電材料的第二層。後續的製程404至408可與上述的製程類似。每一循環可形成較大厚度的閘極介電材料的層狀物(或子層)於半導體層220的頂部上，並形成較小厚度的閘極介電材料的層狀物(或子層)於半導體層220的底部上。在達到所需的厚度輪廓時，即完成閘極介電層228，且閘極介電層228具有所需的不對稱輪廓。
如圖1的步驟110與圖7所示，蓋層230形成於閘極介電層228於每一半導體層220上的閘極介電層228之上並包覆閘極介電層228。在一些實施例中，蓋層230設置為具有實質上一致的厚度。舉例來說，蓋層230的整個輪廓(比如在閘極介電層228的上表面、下表面、與側壁表面上)的厚度為平均厚度364。在一些實施例中，平均厚度364為約1 nm至約3 nm。蓋層230所用的例示性材料包括氮化鈦、氮化鉭、氮化鎢、碳氮化鎢、氮化鈦矽、及/或氮化鉭矽。可採用任何合適的沉積法，比如原子層沉積、化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋轉塗佈、電鍍、其他沉積製程、或上述之組合。可調整製程參數以達所需厚度的蓋層230。
如圖1的步驟112所示，持續製程至多重圖案化製程，以形成不同臨界電壓的電晶體。如圖8所示，形成保護層260如底抗反射塗層於基板201上。舉例來說，保護層260在光微影製程時(幫括曝光上方的光阻層)，可吸收入射至基板的射線。形成於基板上的保護層260可包含一或多個子層。在一些實施例中，保護層260可厚約60 nm至約80 nm。保護層260的形成方法可為一或多道旋轉塗佈沉積製程，之後可進行一或多道烘烤製程。在一些實施例中，升溫烘烤保護層260的溫度可為約200℃至約230℃。在一些實施例中，烘烤步驟可移除底抗反射塗層中的溶劑分子，並使其緻密。
材料層262如低溫氧化物層可形成於保護層260上。可形成圖案化的光阻層264於材料層262上。可圖案化光阻層264以定義裝置區，而形成其中的電晶體具有相同的臨界電壓。舉例來說，所述實施例形成圖案化的光阻層264以覆蓋主動區202b，並留下主動區202a。綜上所述，主動區202a中的電晶體具有第一臨界電壓，而主動區202b中的電晶體可具有第二臨界電壓，且第一臨界電壓與第二臨界電壓不同。這可製作多臨界電壓的裝置。光阻層可為正型光阻或負型光阻。在一實施例中，光阻為化學放大光阻。光阻可包含聚合物、光酸產生劑(可改變對顯影劑的溶解度)、溶劑、及/或其他合適組成。光阻的形成製程可為塗佈(如旋轉塗佈)與軟烘烤。
如圖1的步驟112與圖9所示，乾蝕刻步驟移除主動區202a中光阻層264未覆蓋的材料層262與保護層260的部分。乾蝕刻步驟可實施任何合適的乾蝕刻方法。舉例來說，蝕刻材料層262與保護層260的方法為反應性離子蝕刻製程，其採用圖案化的光阻層264作為蝕刻遮罩。在一些例子中，乾蝕刻製程可採用蝕刻劑氣體，其包括含氟蝕刻劑氣體(如三氟化氮、四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氧氣體(如氧氣)、含氯氣體(如氯氣、氯仿、四氯化碳、四氯化矽、及/或三氯化硼)、含氮氣體(如氮氣)、含溴氣體(如溴化氫及/或溴仿)、含碘氣體、其他合適氣體及/或電漿、或上述之組合。在一些實施例中，可自主動區202a中的半導體層220的側壁表面上、半導體層220之間、與半導體層220上移除保護層260，以露出蓋層230的表面。此外，一些實施例的乾蝕刻步驟的轟擊造成蓋層230與閘極介電層228之間互混。與此同時，實質上保留主動區202b中的材料層262與保護層260。在乾蝕刻製程之後，可移除圖案化的光阻層264。
如圖6所示，在移除圖案化的光阻層264之後，以濕蝕刻步驟移除主動區202b中的材料層262的部分。在一些實施例中，濕蝕刻步驟可為過蝕刻製程。舉例來說，濕蝕刻步驟可採用濃度為約20%至約30%的三硼酸乙二胺四醋酸作為蝕刻反應物，以進行過蝕刻製程，在一些實施例中，濕蝕刻步驟設置為實質上移除所有的材料層262，而實質上不影響主動區202b中的保護層260或主動區202a中的蓋層230。在此製程階段中，主動區202a中的半導體層220附近的蓋層230彼此垂直分開。
如圖11的步驟112與圖10所示，選擇性移除主動區202a中的蓋層230。在一些實施例中，在濕蝕刻步驟中移除蓋層230。濕蝕刻步驟設置為只移除蓋層230而不明顯影響裝置區中的閘極介電層228。舉例來說，可選擇濕蝕刻步驟的參數，使相同步驟中的蓋層230的蝕刻速率為閘極介電層228的蝕刻速率的約10至20倍。在一些實施例中，濕蝕刻步驟實施濃度為約1%至約10%的氫氟酸蝕刻溶液。然而蝕刻選擇性可能不完美，特別是因為蓋層230與閘極介電層228之間的互混。因此仍可蝕刻閘極介電層228，但其蝕刻量明顯小於蓋層230的蝕刻量。在先進技術節點中的閘極介電層228的初始厚度非常小，因此少量損傷仍造成明顯效應。在未實施本發明實施例的方法的方案中，這些缺陷會造成裝置效能劣化甚至失效。
本發明實施例在蝕刻步驟時，可能對閘極介電層228的不同部分造成不同損傷量。舉例來說，蝕刻反應物自裝置200上接觸閘極介電層228。此外，蝕刻反應物自半導體層220的側壁周圍以及隔離結構203上的區域，擴散至垂直相鄰的半導體層之間的開口157中。綜上所述，包覆頂部的半導體層220 (如半導體層220C)的閘極介電層228的蝕刻量，大於包覆下側半導體層與位於下側半導體層之上的閘極介電層228的蝕刻量。包覆下側的半導體層220的閘極介電層的蝕刻量，將大於覆蓋半導體基板220S的閘極介電層的蝕刻量。此外，每一半導體層220的上表面上的閘極介電層228的蝕刻量，大於相同半導體層220的下表面上的閘極介電層228的蝕刻量。換言之，蝕刻有效輪廓可依據閘極介電層228的位置改變。藉由設計閘極介電層228，使其厚度輪廓與蝕刻輪廓符合(比如圖5所示的上述厚度輪廓)，可有效地最小化閘極介電層228的損傷。舉例來說，雖然最頂部的半導體層220 (或半導體層220C)上的閘極介電層228的頂部損傷較多，但在特定區域中增加厚度可維持閘極介電層220的特定部分的實質效能特性，因此可增益效能。
如圖11所示，移除主動區202b中的保護層260，比如經由合適的灰化製程。在一些實施例中，灰化製程可包括含氧電漿。綜上所述，主動區202b中可露出蓋層230。在此製程階段中，露出主動區202a中的閘極介電層228，並以蓋層230覆蓋主動區202b中的閘極介電層228。之後可選擇性地形成功函數金屬層於主動區202a中，以位於閘極介電層228上並包覆閘極介電層228。
如圖1的步驟114與圖12所示，功函數金屬層248形成於裝置200上。功函數金屬層248可包含任何合適材料，比如氮化鈦、氮化鉭、鈦鋁、氮化鈦鋁、鉭鋁、氮化鉭鋁、碳化鉭鋁、碳氮化鉭、鋁、鎢、銅、鈷、鎳、鉑、或上述之組合。功函數金屬層248的形成方法可採用任何合適方法，比如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適方法、或上述之組合。在所述實施例中，功函數金屬層形成於裝置區202a中的閘極介電層228上並與其直接接觸。如上所述，本發明實施例的閘極介電層228的不對稱輪廓，可確保閘極介電層228交界於功函數金屬層248與介電層223之間而不具有缺陷。在在不實施此處所述的方法的一些其他方案中，乾蝕刻及/或濕蝕刻步驟時可能嚴重損傷閘極介電層228，使功函數金屬層248直接接觸特定區域中的介電層223或半導體層220，造成效能劣化或失效。
如圖12所示，功函數金屬層248形成於裝置區202b中的蓋層230上，使功函數金屬層248與閘極介電層228分開。在後續步驟中，可移除功函數金屬層248與蓋層230以露出下方的閘極介電層，而另一功函數層形成其上以形成臨界電壓不同的電晶體。在這些額外製程中，主動區202b中的閘極介電層228的不對稱輪廓亦可確保其完整性，如主動區202a中的閘極介電層228。
雖然上述製程形成多臨界電壓裝置，但一些實施例可實施相同製程以形成具有不同型態的電晶體(如n型電晶體與p型電晶體相鄰)的裝置。在這些實施例中，主動區202a及202b可各自為不同摻質型態的裝置區。製程可與圖1至12所述的上述製程類似。此外，一些實施例重複圖8至12所示的上述製程，以製作具有超過兩種臨界電壓(用於n型及/或p型裝置的每一者)的裝置。
如圖1的方法100的步驟116所示，可形成額外層與結構已完成製作裝置200。舉例來說，在適當地形成所有裝置區所用的功函數金屬層之後，可沉積基體金屬層以完成閘極。閘極介電層228與閘極可一起形成閘極結構，比如高介電常數的介電層與金屬閘極結構。可形成額外結構以用於裝置200，且一些實施例在未偏離本發明實施例的精神下可省略或置換一些所述結構。類似地，可在上述步驟之前、之中、或之後添加步驟，且在未偏離本發明實施例的精神下可調整或省略一些步驟。
本發明一例示性的實施例關於半導體裝置。半導體裝置包括多個半導體層的堆疊，垂直配置於半導體基底結構上；閘極介電層，具有多個部分各自圍繞半導體層之一者；以及閘極，圍繞閘極介電層。閘極介電層的每一部分具有頂部位於個別的半導體層上，以及底部位於半導體層下。頂部具有沿著垂直於半導體基底結構的上表面的垂直方向的頂部厚度，且底部具有沿著垂直方向的底部厚度。頂部厚度大於底部厚度。
在一些實施例中，半導體裝置更包括界面層夾設於閘極介電層的每一部分與個別的半導體層之間。界面層為順應性層。在一些實施例中，半導體裝置更包括蓋層圍繞閘極介電層，且中間層夾設於蓋層與閘極介電層之間。中間層包括閘極介電層的元素與蓋層的元素。在一些實施例中，頂部厚度與底部厚度之間的差異為約0.1 Å至約0.8 Å。在一些實施例中，頂部厚度與底部厚度的比例為約1:0.8至約1:0.99。在一些實施例中，閘極介電層的部分包括圍繞最底部的半導體層的第一部分，以及圍繞最頂部的半導體層的第二部分。第一部分的頂部厚度小於第二部分的頂部厚度。在一些實施例中，第一部分的頂部厚度與第二部分的頂部厚度之間的差異為約0.2 Å至約0.8 Å。
本發明一例示性的實施例關於半導體裝置的形成方法。方法包括在製程腔室中接收半導體裝置的結構。結構包括半導體基板；第一半導體層與第二半導體層的堆疊，位於半導體基板上；虛置閘極結構，位於堆疊上；以及源極/汲極結構，位於堆疊的兩端上。第一半導體層與第二半導體層具有不同材料組成且彼此交錯於堆疊中。虛置閘極結構包覆堆疊的頂部與側表面。方法亦包括移除虛置閘極結構與第一半導體層；形成界面層以圍繞第二半導體層；形成閘極介電層以圍繞界面層；以及形成閘極以圍繞閘極介電層。形成閘極介電層的步驟包括調整時間，以形成非順應性輪廓的閘極介電層。
在一些實施例中，形成閘極介電層的步驟包括：將閘極介電層的第一前驅物導入反應腔室且歷時第一時間；進行製程腔室的第一淨化製程且歷時第二時間；將閘極介電層的第二前驅物導入反應腔室且歷時第三時間；以及進行製程腔室的第二淨化製程且歷時第四時間。第四時間與第一時間的比例為約0.2:1至約1:1。在一些實施例中，第三時間與第一時間的比例為約0.65至約1.6。在一些實施例中，第二時間與第一時間的比例為約0.2:1至約1.6:1。在一些實施例中，形成閘極介電層的步驟包括重複導入第一前驅物、進行第一淨化製程、導入第二前驅物、與進行第二進化製程的步驟。在一些實施例中，形成閘極介電層的步驟包括形成具有頂部與底部的閘極介電層，且頂部具有第一厚度而底部具有第二厚度。第一厚度與第二厚度之間的差異為至少約1 Å。在一些實施例中，方法更包括形成蓋層於閘極介電層上，以及圖案化蓋層。在一些實施例中，圖案化蓋層的步驟包括進行乾蝕刻與濕蝕刻。在一些實施例中，形成閘極的步驟包括形成閘極的第一部分於第一裝置區中以提供第一臨界電壓，並形成閘極的第二部分於第二裝置區中以提供第二臨界電壓，且第一臨界電壓與第二臨界電壓不同。
本發明一例示性的實施例關於半導體裝置的形成方法。方法包括：在製程腔室中接收半導體結構。半導體結構具有彼此交錯、垂直配置於半導體基板上、且橫向地位於一對源極/汲極結構之間的第一半導體層與第二半導體層的堆疊。方法亦包括移除第一半導體層以露出第二半導體層的表面；形成界面層以包覆第二半導體層的露出表面；將第一前驅物導入製程腔室且歷時第一時間，以與界面層相互作用；在導入第一前驅物之後，對製程腔室進行第一淨化；將第二前驅物導入製程腔室且歷時第二時間，以形成閘極介電層的第一層；在導入第二前驅物之後，對製程腔室進行第二淨化；以及形成功函數金屬層於閘極介電層上。第一時間小於第二時間。
在一些實施例中，第一時間與第二時間的比例為約1:0.65至約1:1.6。在一些實施例中，進行第二淨化的步驟歷時第四時間，且其中第一時間與第四時間的比例為約1:0.2至約1:1。在一些實施例中，方法更包括重複導入第一前驅物、進行第一淨化、導入第二前驅物、與進行第二淨化的步驟，直到達到閘極介電層所需的厚度。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A',B-B',C-C’:剖線 H:氫原子 Cl:氯原子 M:金屬原子 O:氧原子 t1,t2,t3,t4:脈衝時間 100:方法 102,104,106,108,110,112,114,116,1080,1082,1084, 1086,1088:步驟 130a,130b:鰭狀物 153:溝槽 157:開口 200:裝置 201:基板 202a,202b:主動區 203:隔離結構 205:摻雜部分 208:磊晶源極/汲極結構 210:虛置閘極結構 214:層間介電層 220,220A,220B,220C,222:半導體層 220S:半導體基板 223:介電層 228:閘極介電層 230:蓋層 240:閘極間隔物 248:功函數金屬層 250:內側間隔物 260:保護層 262:材料層 264:光阻層 308,318:厚度 350:橫向寬度 350A,350B,350C,350S,352A,352B,352C,352S,360A,360B,360C,362A,362B,362C,360S,364:平均厚度 402,404,406,408:製程
圖1係本發明一些實施例中，製造裝置的方法之流程圖。 圖2A及3A係本發明一些實施例中，多種製作階段所形成的裝置的上視圖。 圖2B及3B係本發明一些實施例中，裝置分別沿著圖2A及3A的剖線A-A'的剖視圖。 圖2C及3C係本發明一些實施例中，裝置分別沿著圖2A及3A中的剖線B-B'的剖視圖。 圖2D、3D、4、5、7、8、9、10、11、及12係本發明一些實施例中，多種製作階段的裝置分別沿著圖2A及3A中的剖線C-C'的剖視圖。 圖6A至6D係本發明一些實施例中實施的反應圖。 圖13顯示本發明一些實施例中的製程參數。
200:裝置
201:基板
202a,202b:主動區
203:隔離結構
220A,220B,220C:半導體層
220S:半導體基板
223:介電層
228:閘極介電層
230:蓋層
248:功函數金屬層

Claims (1)

  1. 一種半導體裝置，包括： 多個半導體層的一堆疊，垂直配置於一半導體基底結構上； 一閘極介電層，具有多個部分各自圍繞該些半導體層之一者；以及 一閘極，圍繞該閘極介電層， 其中該些閘極介電層的每一部分具有一頂部位於個別的該半導體層上，以及一底部位於該半導體層下，以及 其中該頂部具有沿著垂直於該半導體基底結構的上表面的一垂直方向的一頂部厚度，該底部具有沿著該垂直方向的一底部厚度，且該頂部厚度大於該底部厚度。
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