JP2007324384A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ＬＷＲを低減させることで所望のパターンを基板上に形成可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板２１上に第１被エッチング膜２２及びパターニングされたフォトレジスト膜２３を形成後、フォトレジスト膜２３の側壁にフルオロカーボン系堆積物２４を付着させる。このとき、レジスト膜凸部２３ｂと比べてレジスト膜凸部２３ａに対してより厚く堆積物２３が付着される。その後、付着された堆積物２４を軽度にエッチングする。このとき、凹部に付着された堆積物２４ａと比べて凸部に付着された堆積物２４ａに対してエッチングが強く進行する。これによって、フォトレジスト膜の凹部が堆積物で補われるとともに、凸部に付着する堆積物を最小限にすることができるため、従来方法よりもＬＷＲを大きく低減させることができる。
【選択図】 図２

Description

本発明は、半導体装置の製造方法に関し、特に、フォトリソグラフィによりパターニングされたフォトレジスト膜の形状修復工程を有する半導体装置の製造方法に関するものである。

従来より、半導体装置の製造工程において、半導体基板上に配線等の各種パターン形成を行うには、被エッチング膜上にフォトリソグラフィによりパターニングされたフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして被エッチング膜をエッチングすることで所定のパターンを形成する方法が採られている。

ところで、上記パターニングされたフォトレジスト膜を作成するに際し、近年のパターンの微細化に伴って露光に利用する光の波長が短波長化してきており、現在では光源としてＡｒＦエキシマレーザを用いるＡｒＦ露光が主流となっている。

しかしながら、このＡｒＦ露光によってパターニングされたフォトレジスト膜は、現像を終えた時点でパターンの上面や側壁の表面に３０ｎｍ程度のＬＷＲ（Ｌｉｎｅ Ｗｉｄｔｈ Ｒｏｕｇｈｎｅｓｓ；線幅粗さ、或いはラフネスと称される。以下では「ＬＷＲ」と記載する）を有している。このようなＬＷＲは、従来はあまり問題となっていなかったが、近年の半導体素子等の急激な微細化に伴い、一層の高解像度（例えば寸法幅９０ｎｍ以下の解像度）が求められており、これに付随してＬＷＲが深刻な問題となってきている。例えばラインパターンを形成する場合、パターン側壁表面のＬＷＲにより形成される線幅にバラツキが生じるが、その線幅のバラツキの管理幅は寸法幅の１０％程度以下とすることが望まれており、パターン寸法が小さいほどＬＷＲの影響は大きい。図６は、微細化に伴うＬＷＲの影響を表す概念図であり、パターンサイズの大きさを変化させたときの、フォトリソグラフィ後のパターンサイズに対するＬＷＲの比率の変化を概念的にグラフ化したものである。図６によれば、パターンサイズが小さくなるほどパターンサイズに対するＬＷＲの比率が大きくなっており、ＬＷＲの影響が大きくなることが分かる。

尚、ここでのＬＷＲとは、線幅検査によって線パターンの長さ方向に一定間隔で十数〜数十点において線幅の測定を行い、これらの標準偏差によって算出されるものである。又、このＬＷＲを低減するフォトレジスト組成物は、現時点においても開発途上にある。

又、レジストパターンが微細化されることより、被エッチング膜をエッチングする際、フォトレジスト膜によるマスク部分がエッチングによって削り取られてしまわないようにフォトレジスト膜の膜厚を大きくする必要があるが、フォトレジスト膜の膜厚を大きくすると、パターンが微細化されているために高アスペクト比となり、プロセス中にパターンが崩れてしまう（パターン倒壊）という問題がある。このため、アスペクト比を低く維持しつつ、即ち、膜厚を薄くしつつも高いエッチング耐性を有するフォトレジスト膜を成膜する必要があり、フォトレジスト膜と被エッチング膜の選択比を大きくする必要があった。

このための手法として、被エッチング膜上にシリコン酸化膜やシリコン酸窒化膜等（以下では「第２被エッチング膜」と称する）を形成した後、パターニングされたフォトレジスト膜を形成し、このパターニングされたフォトレジスト膜をマスクとして第２被エッチング膜をエッチングすることで当該第２被エッチング膜をパターニングし、更に、このパターニングされた第２被エッチング膜をマスクとして被エッチング膜をエッチングする手法、いわゆるハードマスクを活用した手法がある。ハードマスクを利用することにより、フォトレジスト膜をパターニングする際に、フォトレジスト膜下部の被エッチング膜上面で露光に用いる光が乱反射することによるレジストパターンの形状異常を防止する反射防止膜としての役割も果たすことができ、効果的である。

しかしながら、このハードマスクを利用する場合においても、現像を終えた時点で（パターニングされた時点で）フォトレジスト膜にはＬＷＲが存在し、このＬＷＲが存在するフォトレジスト膜をマスクとしてエッチングすることにより第２被エッチング膜にも当該ＬＷＲが転写されてしまうため、ＬＷＲが低減することはない。

このようなフォトレジスト膜が有するＬＷＲを低減する方法として、パターニングされたフォトレジスト膜の側壁にフルオロカーボン系堆積物を形成してフォトレジスト膜の側部の欠損を修復し、この修復されたフォトレジスト膜をマスクとして第２被エッチング膜をエッチングしてパターニングを施し、更にこのパターニングされた第２被エッチング膜をマスクとして被エッチング膜をエッチングする方法が開示されている（例えば特許文献１参照）。以下に、図７を参照してこの方法（以下において「従来方法」と称する）について説明を行う。

図７は、従来方法によって半導体装置を製造する際の一工程における半導体装置の上面図、及び上面図に示されたＸ−Ｘ’線で切断した断面図であり、工程毎に図７（ａ）〜図７（ｅ）に分けて図示されている。

図７（ａ）は、半導体基板１０１上に被エッチング膜（以下において「第１被エッチング膜」と称する）１０２、第２被エッチング膜１０３を夫々成膜した後、パターニングされたフォトレジスト膜１０４を形成した状態図である。上面図並びに断面図に示されるフォトレジスト膜１０４のエッジの凹凸によってＬＷＲを表現している。図７（ａ）に示されるように、フォトレジスト膜１０４は、半導体基板１０１と平行な水平面、及び半導体基板１０１と直交する鉛直面の両方向においてＬＷＲを有している。

図７（ｂ）は、フォトレジスト膜１０４に対してハイドロフルオロカーボン系ガスを含む混合ガスを反応させることでフォトレジスト膜１０４の側壁にフルオロカーボン系堆積物１０５を付着させた状態図である。フルオロカーボン系堆積物１０５は、フォトレジスト膜１０４との反応生成によって付着し堆積していくため、フォトレジスト膜１０４との接触面積が小さい凸部と比較して、接触面積が大きい凹部に対してより厚く付着するという性質を有する。このように付着されたフルオロカーボン系堆積物１０５によって、フォトレジスト膜１０４が有していた欠損部分が補われ、ＬＷＲの値を低減することができる。

このようにＬＷＲの値が低減された（フルオロカーボン系堆積物１０５が付着された）フォトレジスト膜１０４をマスクとして第２被エッチング膜１０３をエッチングする（図７（ｃ））ことで、第２被エッチング膜１０３はＬＷＲが低減された状態でパターンが転写される。その後、フルオロカーボン系堆積物１０５を側壁に付着したフォトレジスト膜１０４を除去し（図７（ｄ））、更に、ＬＷＲが低減された第２被エッチング膜１０３をマスクとして第１被エッチング膜１０２をエッチングすることで（図７（ｅ））、第１エッチング膜１０２もＬＷＲが低減された状態でパターンが転写されるため、所望のパターンに近い形状を得ることができる。

特開２０００−１７３９９６号公報

上述した従来方法を用いて半導体装置を製造すると、フォトレジスト膜が有する３０ｎｍ程度のＬＷＲを２０ｎｍ程度にまで低減することが可能である。しかしながら、微細化が進む今日では、更なるＬＷＲの低減が必要とされる。例えば、９０ｎｍ程度の寸法を持つラインパターンを形成する場合、フォトリソグラフィやエッチング時の加工バラツキ、及びパターン粗密依存やウェハ面内依存、ウェハ間依存等、ＬＷＲ以外にも加工寸法バラツキの原因を含むため、最終的に所望のパターン形状を有する半導体装置を製造するためには、ＬＷＲの値を１０ｎｍ程度以下とすることが望まれており、上記２０ｎｍ程度のバラツキは依然として問題となる。加工寸法バラツキは、製造された半導体装置が示す諸特性のバラツキを誘因し、これに伴って半導体装置間のマッチング精度の低下を引き起こすため、この観点からもＬＷＲの低減が求められる。更に、ＬＷＲはパターンエッジ（側部領域）の凹凸に起因するため、配線パターンのＬＷＲが大きくなると、隣接する配線との間でショートを起こしたり、線幅の細い箇所での断線を起こす可能性がある。

このとき、ＬＷＲを更に低減すべく、仮に従来方法を用いてフォトレジスト膜側壁に付着させるフルオロカーボン系堆積物の量を多くしたとしても、当該堆積物はレジストパターンに由来するフォトレジスト膜の特定箇所に集中して付着するため、却ってＬＷＲを増大させてしまうという問題が発生する。又、堆積物の厚みによって所望のパターンサイズが得られないという問題も起こり得る。

本発明は、上記の問題点に鑑み、ＬＷＲを低減させることで所望のパターンを基板上に形成可能な半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に第１被エッチング膜を形成する第１工程と、前記第１工程終了後、前記第１被エッチング膜上にパターニングされたフォトレジスト膜を形成する第２工程と、前記第２工程終了後、前記フォトレジスト膜の側壁にフルオロカーボン系堆積物を付着させる第３工程と、前記第３工程終了後、前記フォトレジスト膜の側壁をエッチングする第４工程と、前記第４工程終了後、前記フォトレジスト膜をマスクとして前記第１被エッチング膜をエッチングする第５工程と、を有することを第１の特徴とする。

尚、前記フルオロカーボン系堆積物は、構成元素としてＣ及びＦを含む化合物によって構成される。

本発明に係る半導体装置の製造方法の上記第１の特徴によれば、前記第３工程によって付着されるフルオロカーボン系堆積物がパターニングされたフォトレジスト膜側壁の凹部を補うことで、フォトレジスト膜のＬＷＲを低減させる効果を有するとともに、更に、前記第３工程でフォトレジスト膜側壁の凸部に付着されたフルオロカーボン系堆積物が前記第４工程のエッチング処理によって除去されることで、フォトレジスト膜のＬＷＲを更に低減させる効果を有する。即ち、従来方法と比較して、より一層ＬＷＲを低減させることができる。従って、当該フォトレジスト膜をマスクとして第１被エッチング膜をマッチングすることで、ＬＷＲが大きく低減されたフォトレジスト膜のマスクパターンが転写されるため、当該第１被エッチング膜のＬＷＲも大きく低減され、所望の形状パターンを形成することができる。

又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第４工程が、少なくとも不活性ガス及び酸化性ガスを含み、全ガス流量に対する前記酸化性ガスの流量の割合が５％以上４０％以下となるように流量調整された混合ガスを前記フォトレジスト膜に反応させて側壁をエッチングすることを第２の特徴とする。

本発明に係る半導体装置の製造方法の上記第２の特徴によれば、酸化性ガスの流量が全体の総流量に比して少ないことによって前記第４工程で行われるエッチングにおけるエッチングレートが低下するため、過剰なエッチングを防止することができる。これによって、フルオロカーボン系堆積物の内側に存するフォトレジスト膜をエッチングすることなく、フルオロカーボン系堆積物を選択的にエッチングすることができるので、当該工程によってフォトレジスト膜のパターン形状に影響を与えることがない。

又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第３工程が、少なくとも不活性ガス、ハイドロフルオロカーボン系ガス、及び酸化性ガスを含み、前記ハイドロフルオロカーボン系ガスの流量が前記酸化性ガスの流量よりも多くなるように流量調整された混合ガスを前記フォトレジスト膜に反応させて前記フルオロカーボン系堆積物を形成することを第３の特徴とする。

本発明に係る半導体装置の製造方法の上記第３の特徴によれば、フォトレジスト膜側壁のハイドロフルオロカーボン系ガスの接触領域にフルオロカーボン系堆積物が反応形成される。特に、凹凸を有するフォトレジスト膜の側壁の内、ハイドロフルオロカーボン系ガスとの接触面積が小さくなる凸部と比較して、接触面積が大きくなる凹部に対してより多くのフルオロカーボン系堆積物が付着する。これによってフォトレジスト膜のＬＷＲを低減させることができる。

又、本発明に係る半導体装置の製造方法は、上記第３の特徴に加えて、前記不活性ガスがＡｒで構成され、前記ハイドロフルオロカーボン系ガスがＣＨＦ_３、ＣＨ_２Ｆ_２、又はＣＨＦ_３とＣＨ_２Ｆ_２の混合ガスの何れかで構成され、前記酸化性ガスがＯ_２、又はＯ_２とＯ_３の混合ガスの何れかで構成されることを第４の特徴とする。

又、本発明に係る半導体装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記第４工程が、対向する２枚の平板状電極である上部電極と下部電極の間に、前記第１被エッチング膜、前記フォトレジスト膜、及び前記フルオロカーボン系堆積物が形成された前記半導体基板が挿入されるとともに、前記上部電極及び前記下部電極の夫々に対してバイアスパワーが印加されることで行われ、前記上部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．３２Ｗ／ｃｍ^２以上１．６Ｗ／ｃｍ^２以下の範囲内であり、前記下部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．１６Ｗ／ｃｍ^２以上０．９６Ｗ／ｃｍ^２以下の範囲内であることを第５の特徴とする。

本発明に係る半導体装置の製造方法の上記第５の特徴によれば、上部電極及び下部電極に印加するバイアスパワーを上記範囲内に低下させていることで、前記第４工程で行われるエッチングにおけるエッチングレートが低下するため、過剰なエッチングを防止することができる。これによって、フルオロカーボン系堆積物の内側に存するフォトレジスト膜をエッチングすることなく、フルオロカーボン系堆積物を選択的にエッチングすることができるので、当該工程によってフォトレジスト膜のパターン形状に影響を与えることがない。

又、本発明に係る半導体装置の製造方法は、上記第１〜第５の何れか一の特徴に加えて、前記第３工程、又は前記第４工程の少なくとも一工程が、当該工程と並行して前記第１被エッチング膜の膜厚をリアルタイムに計測するとともに、当該計測された膜厚が、前記第１工程終了時における前記第１被エッチング膜の膜厚に対して所定の割合以下の値となった時点でもって、当該工程の終了タイミングとすることを第６の特徴とする。

本発明に係る半導体装置の製造方法の上記第６の特徴によれば、予め定められた時間が経過することによって工程の終点とする場合と比較して、第３工程又は第４工程が行われる製造装置起因のバラツキの影響を受けることなく、安定した加工を行うことができる。

このとき、第３工程においては、当該工程中に計測された前記第１被エッチング膜の膜厚が、前記第１工程終了時における前記第１被エッチング膜の膜厚に対して例えば９７％程度となった時点で工程の終点とするものとして構わない。同様に、第４工程においては、当該工程中に計測された前記第１被エッチング膜の膜厚が、前記第１工程終了時における前記第１被エッチング膜の膜厚に対して例えば９５％程度となった時点で工程の終点とするものとして構わない。

又、本発明に係る半導体装置の製造方法は、上記第６の特徴に加えて、前記第１被エッチング膜の膜厚の計測を、エリプソメトリ法によって行うことを第７の特徴とする。

本発明に係る半導体装置の製造方法の上記第７の特徴によれば、上記第３工程又は第４工程を行っている最中に、並行して第１被エッチング膜の膜厚をリアルタイムに計測することができる。尚、当該方法によって第１被エッチング膜の膜厚を測定するために必要な露出領域が形成されるように、予めレジストパターンが設計されるものとして構わない。

又、上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に第１被エッチング膜を形成する第１工程と、前記第１工程終了後、前記第１被エッチング膜上に第２被エッチング膜を形成する第２工程と、前記第２工程終了後、前記第２被エッチング膜上にパターニングされたフォトレジスト膜を形成する第３工程と、前記第３工程終了後、前記フォトレジスト膜の側壁にフルオロカーボン系堆積物を付着させる第４工程と、前記第４工程終了後、前記フォトレジスト膜の側壁をエッチング処理する第５工程と、前記第５工程終了後、前記フォトレジスト膜をマスクとして前記第２被エッチング膜をエッチングする第６工程と、前記第６工程終了後、前記第２被エッチング膜をマスクとして前記第１被エッチング膜をエッチングする第７工程と、を有することを第８の特徴とする。

本発明に係る半導体装置の製造方法の上記第８の特徴によれば、前記第４工程によって付着されるフルオロカーボン系堆積物がパターニングされたフォトレジスト膜側壁の凹部を補うことで、フォトレジスト膜のＬＷＲを低減させる効果を有するとともに、更に、前記第４工程でフォトレジスト膜側壁の凸部に付着されたフルオロカーボン系堆積物が前記第５工程のエッチング処理によって除去されることで、フォトレジスト膜のＬＷＲを更に低減させる効果を有する。即ち、従来方法と比較して、より一層ＬＷＲを低減させることができる。従って、当該フォトレジスト膜をマスクとして第２被エッチング膜をマッチングすることで、ＬＷＲが大きく低減されたフォトレジスト膜のマスクパターンが第２被エッチング膜に転写され、更にこのＬＷＲが大きく低減された第２被エッチング膜をマスクとして第１被エッチング膜をエッチングすることで、第１被エッチング膜のＬＷＲも大きく低減され、これによって所望の形状パターンを形成することができる。

又、本発明に係る半導体装置の製造方法は、上記第８の特徴に加えて、前記第５工程が、少なくとも不活性ガス及び酸化性ガスを含み、全ガス流量に対する前記酸化性ガスの流量の割合が５％以上４０％以下となるように流量調整された混合ガスを前記フォトレジスト膜に反応させて側壁をエッチングすることを第９の特徴とする。

本発明に係る半導体装置の製造方法の上記第９の特徴によれば、酸化性ガスの流量が全体の総流量に比して少ないことによって前記第５工程で行われるエッチングにおけるエッチングレートが低下するため、過剰なエッチングを防止することができる。これによって、フルオロカーボン系堆積物の内側に存するフォトレジスト膜をエッチングすることなく、フルオロカーボン系堆積物を選択的にエッチングすることができるので、当該工程によってフォトレジスト膜のパターン形状に影響を与えることがない。

又、本発明に係る半導体装置の製造方法は、上記第８又は第９の特徴に加えて、前記第４工程が、少なくとも不活性ガス、ハイドロフルオロカーボン系ガス、及び酸化性ガスを含み、前記ハイドロフルオロカーボン系ガスの流量が前記酸化性ガスの流量よりも多くなるように流量調整された混合ガスを前記フォトレジスト膜に反応させて前記フルオロカーボン系堆積物を形成することを第１０の特徴とする。

本発明に係る半導体装置の製造方法の上記第１０の特徴によれば、フォトレジスト膜側壁のハイドロフルオロカーボン系ガスの接触領域にフルオロカーボン系堆積物が反応形成される。特に、凹凸を有するフォトレジスト膜の側壁の内、ハイドロフルオロカーボン系ガスとの接触面積が小さくなる凸部と比較して接触面積が大きくなる凹部に対してより多くのフルオロカーボン系堆積物が付着する。これによってフォトレジスト膜のＬＷＲを低減させることができる。

又、本発明に係る半導体装置の製造方法は、上記第１０の特徴に加えて、前記不活性ガスがＡｒで構成され、前記ハイドロフルオロカーボン系ガスがＣＨＦ_３、ＣＨ_２Ｆ_２、又はＣＨＦ_３とＣＨ_２Ｆ_２の混合ガスの何れかで構成され、前記酸化性ガスがＯ_２、又はＯ_２とＯ_３の混合ガスの何れかで構成されることを第１１の特徴とする。

又、本発明に係る半導体装置の製造方法は、上記第８〜第１１の何れか一の特徴に加えて、前記第５工程が、対向する２枚の平板状電極である上部電極と下部電極の間に、前記第１被エッチング膜、前記第２被エッチング膜、前記フォトレジスト膜、及び前記フルオロカーボン系堆積物が形成された前記半導体基板が挿入されるとともに、前記上部電極及び前記下部電極の夫々に対してバイアスパワーが印加されることで行われ、前記上部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．３２Ｗ／ｃｍ^２以上１．６Ｗ／ｃｍ^２以下の範囲内であり、前記下部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．１６Ｗ／ｃｍ^２以上０．９６Ｗ／ｃｍ^２以下の範囲内であることを第１２の特徴とする。

本発明に係る半導体装置の製造方法の上記第１２の特徴によれば、上部電極及び下部電極に印加するバイアスパワーを上記範囲内に低下させていることで、前記第５工程で行われるエッチングにおけるエッチングレートが低下するため、過剰なエッチングを防止することができる。これによって、フルオロカーボン系堆積物の内側に存するフォトレジスト膜をエッチングすることなく、フルオロカーボン系堆積物を選択的にエッチングすることができるので、当該工程によってフォトレジスト膜のパターン形状に影響を与えることがない。

又、本発明に係る半導体装置の製造方法は、上記第８〜第１２の何れか一の特徴に加えて、前記第４工程、又は前記第５工程の少なくとも一工程が、当該工程と並行して前記第２被エッチング膜の膜厚をリアルタイムに計測するとともに、当該計測された膜厚が、前記第２工程終了時における前記第２被エッチング膜の膜厚に対して所定の割合以下の値となった時点でもって、当該工程の終了タイミングとすることを第１３の特徴とする。

本発明に係る半導体装置の製造方法の上記第１３の特徴によれば、予め定められた時間が経過することによって工程の終点とする場合と比較して、第４工程又は第５工程が行われる製造装置起因のバラツキの影響を受けることなく、安定した加工を行うことができる。

このとき、第４工程においては、当該工程中に計測された前記第２被エッチング膜の膜厚が、前記第２工程終了時における前記第２被エッチング膜の膜厚に対して例えば９７％程度となった時点で工程の終点とするものとして構わない。同様に、第５工程においては、当該工程中に計測された前記第２被エッチング膜の膜厚が、前記第２工程終了時における前記第２被エッチング膜の膜厚に対して例えば９５％程度となった時点で工程の終点とするものとして構わない。

又、本発明に係る半導体装置の製造方法は、上記第１３の特徴に加えて、前記第２被エッチング膜の膜厚の計測を、エリプソメトリ法によって行うことを第１４の特徴とする。

本発明に係る半導体装置の製造方法の上記第１４の特徴によれば、上記第４工程又は第５工程を行っている最中に、並行して第２被エッチング膜の膜厚をリアルタイムに計測することができる。尚、当該方法によって第２被エッチング膜の膜厚を測定するために必要な露出領域が形成されるように、予めレジストパターンが設計されるものとして構わない。

又、本発明に係る半導体装置の製造方法は、上記第８〜第１４の何れか一の特徴に加えて、前記第２被エッチング膜が、絶縁膜、底部反射防止膜、又はこれらの複合膜で構成されることを第１５の特徴とする。

特に第２被エッチング膜として、底部反射防止膜を採用することにより、フォトレジスト膜をパターニングする際にフォトレジスト膜下部の第２被エッチング膜上面で露光に用いる光が乱反射することによるレジストパターンの形状異常を防止する作用を有することができる。

又、本発明に係る半導体装置の製造方法は、上記第１〜第１５の何れか一の特徴に加えて、前記第１被エッチング膜が、導電体膜、絶縁膜、又は高誘電体膜で構成されることを第１６の特徴とする。

本発明の構成によれば、フォトレジスト膜側壁に付着されるフルオロカーボン系堆積物がパターニングされたフォトレジスト膜側壁の凹部を補うことで、フォトレジスト膜のＬＷＲを低減させる効果を有するとともに、更に、フォトレジスト膜側壁の凸部に付着されたフルオロカーボン系堆積物がエッチング処理によって除去されることで、フォトレジスト膜のＬＷＲを更に低減させる効果を有する。従って、このようにＬＷＲが大きく低減されたフォトレジスト膜のマスクパターンを被エッチング膜に転写することで、当該被エッチング膜のＬＷＲも大きく低減され、所望の形状パターンを形成することができる。

又、フォトレジスト膜が有する凹凸の位置によっては、フォトリソグラフィによってパターニングされた直後のフォトレジスト膜が有する初期のパターン位置が設計時パターン位置と大きくずれることがあるが、本発明方法によれば、フォトレジスト膜凹部にフルオロカーボン系堆積物を付着させる工程と、フォトレジスト膜凸部に付着されたフルオロカーボン系堆積物を除去する工程とを有することで、初期のパターン位置を設計時パターン位置に近づける効果を有する。これによって隣接パターンとのショートが起こりにくくなるとともに、別レイヤーとの重ねあわせ工程で必要なアライメントマージンを確保することができる。

即ち、本発明方法によって、特性バラツキが少なく高信頼性を有する安定した半導体装置を製造することができ、又、製造歩留まりを向上させることができる。

以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と呼称する）の実施形態について図面を参照して説明する。まず、図１を参照して、本発明方法を用いて半導体装置を製造するための製造装置としての好適な一例である平行平板型プラズマ処理装置についての説明を行う。次に図２〜図５を参照して、当該製造装置を用いて本発明方法によって半導体装置を製造する際の各工程における基板構造の詳細について説明を行う。

＜装置概要＞
図１は、本発明方法を実現する好適な一例である平行平板型プラズマ処理装置（以下、「プラズマ装置」と略称する）の概略構成図である。図１に示されるプラズマ装置１は、エッチング処理を行う閉鎖空間を形成する金属製のエッチングチャンバー（以下、適宜「チャンバー」と略称する）１０を備えている。このチャンバー１０は、エッチングガスを導入するためのガス導入路１２、及びエッチングによって生じた排ガスを排出するためのガス排出路１３を備える。

又、チャンバー１０内には、高周波電源２よりキャパシタ３を介して高周波電圧が印加される上部電極４、及び高周波電源７よりキャパシタ６を介して高周波電圧が印加される下部電極５が備えられる。下部電極５には、非処理物である半導体基板（ウェハ）１１を載置するための導電体で構成されたステージ９が接触されており、当該ステージ９上に載置された半導体基板１１に対して高周波電源７より高周波電圧の印加が可能である。尚、下部電極５とチャンバー１０の側壁とが電気的に接続されないように絶縁物で構成されたステージ８が内部に介装されている。

又、プラズマ装置１は、光源１４及び光検出器１５からなるエリプソメータを備えており、光源１４からレーザを半導体基板１１に照射させると、光検出器１５が当該基板１１の表面で反射する反射光を検出するとともに、反射光の円偏光状態の変化を観測することで基板１１上の膜厚を測定することができる構成である。このように光の偏光原理を利用して基板上に形成される膜厚を測定する方法をエリプソメトリ法と呼ぶ。本発明方法で用いられるプラズマ装置１は、このエリプソメトリ法によって基板１１上に形成される膜厚をリアルタイムに測定可能に構成されている。

＜第１の実施形態＞
上記のように構成されるプラズマ装置１を用いて半導体装置を製造する第１の実施形態（以下、適宜「本実施形態」と呼称する）について、図２及び図３を参照して説明を行う。図２は、本実施形態において、半導体装置を製造する際の各工程における被処理物１１（半導体基板）の上面図、及び上面図に示されたＸ−Ｘ’線で切断した断面図であり、工程毎に図２（ａ）〜図２（ｅ）に分けて図示している。又、図３は製造工程をフローチャートにしたものであり、以下の文中の各ステップは図３に示されるフローチャートの各ステップを表すものとする。

尚、図２に示される各概略構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。

まず、図２（ａ）に示すように、半導体基板２１上にＡｌで構成された被エッチング膜（以下において「第１被エッチング膜」と称する）２２を成膜した後、パターニングされたフォトレジスト膜（以下において、適宜「レジスト膜」と略称する）２３を形成する（ステップ＃１）。レジスト膜２３にはパターニングの際にＬＷＲが生じるため、図面上では、レジスト膜２３のエッジの凹凸（レジスト膜凹部２３ａ、レジスト膜凸部２３ｂ）によって当該ＬＷＲを表現している（以下の図面においても同様である）。

図２（ａ）に示されるように、レジスト膜２３は、半導体基板２１と平行な水平面、及び半導体基板２１と直交する鉛直面の両方向においてＬＷＲを有している。尚、本実施形態では第１被エッチング膜２２がＡｌで構成されているものとして説明するが、他の導電体膜や用途の異なる絶縁膜、高誘電体膜等の何れの膜を用いても良い。

次に、レーザエリプソメトリの光源１４及び光検出器１５（以下において、光源１４と光検出器１５を総称して「エリプソメータ」と称する）によって第１被エッチング膜２２の膜厚を測定する（以下において、この時点で測定された第１被エッチング膜の膜厚を「初期第１被エッチング膜厚」と称する）。尚、この膜厚測定は、レジスト膜２３形成後でなくても、第１被エッチング膜２２を成膜後、レジスト膜２３の形成前に行っても良い。

次に、Ａｒを３００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ；標準気圧（１ａｔｍ）且つ標準温度（主として０℃）の下で１分間に送入するガス流量）、ＣＨＦ_３を４０ｓｃｃｍ、ＣＨ_２Ｆ_２を２０ｓｃｃｍ、Ｏ_２を１２ｓｃｃｍとして構成される混合ガスをガス導入路１２よりチャンバー１０内に送入するとともに、高周波電源２及び高周波電源７の出力を調整して上部電極４に１７００Ｗの電力を６秒程度印加し、下部電極５に１２００Ｗの電力を６秒程度印加する。これによって、図２（ｂ）に示すようにレジスト膜２３の側壁に構成元素としてＦとＣを含む化合物で構成されるフルオロカーボン系堆積物（以下において、適宜「堆積物」と略称する）２４が付着する（ステップ＃２）。この堆積物２４の付着過程は、レジスト膜２３とＣＨＦ_３及びＣＨ_２Ｆ_２を含むハイドロフルオロカーボン系ガスとの反応生成によって起こる現象であるため、レジスト膜２３の側壁の内、ハイドロフルオロカーボン系ガスとの接触面積が小さくなる凸部２４ｂと比較して接触面積が大きくなる凹部２４ａに対してより多くの堆積物２４が付着することとなる。これによって、レジスト膜２３側壁の凹部（即ち欠損部）２３ａが堆積物２４によって補われ、レジスト膜２３のＬＷＲを１０ｎｍ程度低減させることができる。

尚、上記数値は一例であり、ＣＨＦ_３やＣＨ_２Ｆ_２等に代表される構成元素としてＦとＣとＨを含む化合物で構成されるハイドロフルオロカーボン系ガスの総流量を、酸化性ガス（Ｏ_２、又はＯ_２とＯ_３の混合ガス。以下同様とする）の総流量より多く構成する混合ガスであれば、上記構成比率に限定されるものではない。

又、上述では上部電極４及び下部電極５に電力（以下において、適宜「バイアスパワー」と称する）を印加する時間を６秒程度としたが、エリプソメータによって当該処理と並行してリアルタイムに第１被エッチング膜２２の膜厚を測定するとともに、当該計測された膜厚が、初期第１被エッチング膜厚に対して所定の割合（例えば９７％）となった時点で、バイアスパワーの印加を停止するものとしても良い。混合ガスの送入によってＡｒのスパッタリング作用とＦのエッチング作用が第１被エッチング膜２２の上面に施されて、第１被エッチング膜２２の膜厚が堆積物２４の付着工程に伴って減少するため、当該膜厚の減少量によって堆積物２４の付着工程処理時間（即ち、上部電極４及び下部電極５に対するバイアスパワーの印加時間）を制御することが可能である。このようにして工程の終点検出を行うことで、チャンバー１０の状態や上部電極４或いは下部電極５に印加されるバイアスパワーのバラツキ等の製造装置起因の影響を受けることなく、安定した加工を行うことができる。

尚、エリプソメータによって第１被エッチング膜２２の膜厚を測定するためには、第１被エッチング膜２２の露出領域を少なくとも１箇所設ける必要があり、かかる露出領域が発生するように予めレジストパターンを設計する必要がある。この露出領域の大きさはエリプソメータの測定位置性能やサンプリング性能に依存するが、例えば５ｎｍ×５ｎｍ程度の領域が必要となる。

次に、Ａｒを１００ｓｃｃｍ、Ｏ_２を１０ｓｃｃｍとして構成される混合ガスをガス導入路１２よりチャンバー１０内に送入するとともに、高周波電源２及び高周波電源７の出力を調整して上部電極４に１００Ｗ〜５００Ｗ程度のバイアスパワーを４秒程度印加し、下部電極５に５０Ｗ〜３００Ｗ程度のバイアスパワーを４秒程度印加する。これによって、図２（ｃ）に示すように、レジスト膜２３側壁に付着した堆積物２４が軽度にエッチングされる（ステップ＃３）。

堆積物２４は、酸化性ガスによってエッチング可能な物質であるが、高パワーの下で多流量の酸化性ガスによってエッチングを行うと、堆積物２４だけでなく、その内側に存するレジスト膜２３（レジストパターン）までもがエッチングされ、パターン形状が変更されてしまうという問題がある。又、当該工程（ステップ＃３）は、ステップ＃２で得られたＬＷＲの値を更に低減させるべく、レジスト膜２３側壁の凹部に付着されたフルオロカーボン系堆積物（以下において「凹部付着堆積物」と略称する）２４ａをエッチングを抑制しつつ、レジスト膜２３側壁の凸部に付着されたフルオロカーボン系堆積物（以下において「凸部付着堆積物」と略称する）２４ｂのみをエッチングすることが好ましい。

このため、本工程（ステップ＃３）では、酸化性ガスの流量を少なくするとともに電極に印加するバイアスパワーを低くすることによってエッチングレートを低下させて、過剰なエッチングの防止を図っている。又、エッチング成分が等方性成分を含むため、突出形状である凸部付着堆積物２４ｂは上下左右前の各方向からエッチングが進行し、レジスト膜２３で一部周囲が覆われている凹部付着堆積物２４ａと比較して見かけ上エッチングレートが高くなる。これによって、凹部付着堆積物２４ａのエッチングを極力抑制しつつも凸部付着堆積物２４ｂをエッチングすることが可能である。

尚、本工程（ステップ＃３）においては、酸化性ガスとしてＯ_２ガスを１０ｓｃｃｍの流量でチャンバー１０内に流入するものとしたが、使用するガスに応じて総流量に対して５％〜４０％程度の範囲内とすれば良い。又、上述したバイアスパワーの大きさは、基板の大きさが直径２００ｍｍの円形基板を想定した場合の例であり、基板の大きさに応じて、上部電極４に対しては単位面積当たり０．３２Ｗ／ｃｍ^２〜１．６Ｗ／ｃｍ^２程度のバイアスパワーを印加し、下部電極５に対しては単位面積当たり０．１６Ｗ／ｃｍ^２〜０．９６Ｗ／ｃｍ^２程度のバイアスパワーを印加するものとすれば良い。

このように本工程によって、凹部付着堆積物２４ａのエッチングを抑制しつつも凸部付着堆積物２４ｂのエッチングを進行させることで、側壁に堆積物２４が付着されたレジスト膜２３が有するＬＷＲの値を更に１０ｎｍ程度減少させることが可能となる。

尚、上記においては、本工程におけるバイアス印加時間を４秒程度としたが、本工程で流入されるＡｒのスパッタリング作用によって第１被エッチング膜２２の膜厚が減少するため、ステップ＃２と同様に、第１被エッチング膜２２の膜厚の減少量が所定程度に達した時点で当該印加を停止するものとしても良い。即ち、エリプソメータによって当該処理と並行してリアルタイムに第１被エッチング膜２２の膜厚を測定するとともに、当該計測された膜厚が、初期第１被エッチング膜厚に対して所定の割合（例えば９５％）となった時点で、バイアス印加を停止するものとしても良い。このようにして工程の終点検出を行うことで、チャンバー１０の状態や上部電極４或いは下部電極５に印加されるバイアスパワーのバラツキ等の製造装置起因の影響を受けることなく、安定した加工を行うことができる。

ステップ＃３によって堆積物２４が軽度にエッチングされた後、図２（ｄ）に示すように、堆積物２４を側壁に有するレジスト膜２３をマスクとして第１被エッチング膜２２をエッチングする（ステップ＃４）。当該ステップ＃４で用いられるマスクとなるレジスト膜２３は、ステップ＃２及びステップ＃３によってＬＷＲが２０ｎｍ程度低減されているため、当該工程が施されることで、第１被エッチング膜２２の形状は所望のパターンに近い形状を実現できる。

ステップ＃４の後、図２（ｅ）に示すように、第１被エッチング膜２２の上部に成膜されているレジスト膜２３及び堆積物２４をアッシングによって除去を行う（ステップ＃５）。

このようにステップ＃１〜ステップ＃５の各工程を有することによって、第１被エッチング膜２２のＬＷＲが大きく低減され、バラツキの少ない安定したパターンを実現できる。

又、図２（ａ）に示される一点鎖線Ｘ−Ｘ’上に位置するパターンは、同一線上に凸部２３ａ及び凸部２３ｂを有することによって、設計上のパターン位置と比較して上面から見て左方向に大きくずれているが、本発明方法によることで、凹部２３ａが堆積物２４ａによって補われるとともに、凸部２３ｂには堆積物２４ｂがあまり付着しない上に凹部領域よりもエッチング処理が進行することで、図２（ｅ）に示すパターン位置まで戻すことができ、当初の設計上のパターン位置に近づけることができる。

尚、上記工程で利用したガスの種類は一例であって、これらに限られるものではない。例えば、不活性ガスとして利用したＡｒの代用としてＸｅやＮ_２等を利用しても構わないし、ハイドロフルオロカーボン系ガスとして他にＣＨ_３Ｆ等を利用しても構わないし、酸化性ガスとしてＯ_３ガスを利用しても構わない。以下の第２の実施形態においても同様とする。

＜第２の実施形態＞
次に、上述したプラズマ装置１を用いて半導体装置を製造する第２の実施形態（以下、適宜「本実施形態」と呼称する）について、図４及び図５を参照して説明を行う。図４は、本実施形態において、半導体装置を製造する際の各工程における被処理物１１（半導体基板）の上面図、及び上面図に示されたＸ−Ｘ’線で切断した断面図であり、工程毎に図４（ａ）〜図４（ｅ）に分けて図示している。又、図５は製造工程をフローチャートにしたものであり、以下の文中の各ステップは図５に示されるフローチャートの各ステップを表すものとする。

本実施形態は、第１の実施形態で説明した方法に加えて、更にハードマスク法を用いる点が第１の実施形態と異なる点である。即ち、本実施形態で説明する方法においても、第１の実施形態におけるフルオロカーボン系堆積物付着工程（ステップ＃２に相当）、及び当該フルオロカーボン系堆積物の軽度エッチング工程（ステップ＃３に相当）を有する。以下では、第１の実施形態で説明した工程と同一の工程については、その説明を簡略化するものとする。

尚、図４に示される各概略構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。

まず、図４（ａ）に示すように、半導体基板３１上にＡｌで構成された被エッチング膜（以下において「第１被エッチング膜」と称する）３２を成膜した後、シリコン酸化膜で構成された第２被エッチング膜３３を成膜し、その後パターニングされたフォトレジスト膜（以下において、適宜「レジスト膜」と略称する）３４を形成する（ステップ＃１１）。第１の実施形態と同様、レジスト膜３４にはパターニングの際に半導体基板３１と平行な水平面、及び半導体基板３１と直交する鉛直面の両方向においてＬＷＲが生じる。図面上では、レジスト膜３４のエッジの凹凸（レジスト膜凹部３４ａ、レジスト膜凸部３４ｂ）によって当該ＬＷＲを表現している（以下の図面においても同様である）。

尚、本実施形態においても第１被エッチング膜３２がＡｌで構成されているものとして説明するが、他の導電体膜や用途の異なる絶縁膜、高誘電体膜等の何れの膜を用いても良い。又、第２被エッチング膜３３は、シリコン酸化膜で構成されているものとして説明するが、他の絶縁膜や無機或いは有機の底部反射防止膜等で構成されているものしても良く、又はこれらの複合膜であっても良い。更に、第２被エッチング膜３３が底部反射防止膜で構成されない場合には、当該膜３３上にＳｉＯＮ層等の無機の底部反射防止膜を形成するものとしても良い。底部反射防止膜を形成することにより、レジスト膜３４をパターニングする際に、レジスト膜３４の下部に位置する被エッチング膜上面で露光に用いる光が乱反射することによるレジストパターンの形状異常を防止する作用を有する。

次に、エリプソメータによって第２被エッチング膜３３の膜厚を測定する（以下において、この時点で測定された第２被エッチング膜の膜厚を「初期第２被エッチング膜厚」と称する）。尚、この膜厚測定は、レジスト膜３４の形成後でなくても、第２被エッチング膜３３を成膜後、レジスト膜３４の形成前に行っても良い。

次に、第１の実施形態におけるステップ＃２と同様の処理を施すことで、図４（ｂ）に示すようにレジスト膜３４の側壁に構成元素としてＦとＣを含む化合物で構成されるフルオロカーボン系堆積物（以下において、適宜「堆積物」と略称する）３５を付着させる（ステップ＃１２）。尚、本実施形態においても、第１の実施形態と同様に、当該ステップと並行して第２被エッチング膜３３の膜厚をエリプソメータによって測定するとともに、第２被エッチング膜３３の膜厚の測定値が初期第２被エッチング膜厚に対して所定の割合（例えば９７％）となった時点で、当該工程を終了するものとして良い。本工程によって、レジスト膜３４側壁の凹部（即ち欠損部）３４ａが堆積物３５によって補われ、レジスト膜３４のＬＷＲを１０ｎｍ程度低減させることができる。

次に、第１の実施形態におけるステップ＃３と同様の処理を施すことで、図４（ｃ）に示すようにレジスト膜３４側壁に付着した堆積物３５を軽度にエッチングする（ステップ＃１３）。本工程によって、レジスト膜３４の側壁の凹部に付着されたフルオロカーボン系堆積物（以下において「凹部付着堆積物」と略称する）３５ａのエッチングを抑制しつつ、レジスト膜３４の側壁の凸部に付着されたフルオロカーボン系堆積物（以下において「凸部付着堆積物」と略称する）３５ｂのエッチングを進行させることができるため、側壁に堆積物３５が付着されたレジスト膜３４が有するＬＷＲの値を更に１０ｎｍ程度減少させることが可能となる。尚、本実施形態においても、第１の実施形態と同様に、当該ステップと並行して第２被エッチング膜３３の膜厚をエリプソメータによって測定するとともに、第２被エッチング膜３３の膜厚の測定値が初期第２被エッチング膜厚に対して所定の割合（例えば９５％）となった時点で、当該工程を終了するものとして良い。

次に、第１の実施形態におけるステップ＃４と同様の処理を施すことで、図４（ｄ）に示すように、堆積物３５を側壁に有するレジスト膜３４をマスクとして第２被エッチング膜３３をエッチングする（ステップ＃１４）。当該ステップで用いられるマスクとなるレジスト膜３４は、ステップ＃１２及びステップ＃１３によってＬＷＲが２０ｎｍ程度低減されているため、当該工程が施されることで、第２被エッチング膜３３の形状は所望のパターンに近い形状を実現できる。

次に、第１の実施形態におけるステップ＃５と同様の処理を施すことで、図４（ｅ）に示すように、第２被エッチング膜３３の上部に成膜されているレジスト膜３４及び堆積物３５を除去する（ステップ＃１５）。これによって、パターニングされた第２被エッチング膜３３のみが第１被エッチング膜３２上に形成された構成となる。

ステップ＃１５終了後、図４（ｆ）に示すようにパターニングされた第２被エッチング膜３３をマスクとして第１被エッチング膜３２をエッチングする（ステップ＃１６）。この後、第２被エッチング膜３３をアッシングによって除去することで、ＬＷＲが低減された所望のパターン形状を有する第１被エッチング膜３２を形成することができる。

本発明方法を実現する好適な一例である平行平板型プラズマ装置の概略構成図 第１の実施形態における半導体装置を製造する際の一工程における半導体装置の上面図及び断面図 第１の実施形態における半導体装置の製造方法による各工程を示すフローチャート 第２の実施形態における半導体装置を製造する際の一工程における半導体装置の上面図及び断面図 第２の実施形態における半導体装置の製造方法による各工程を示すフローチャート 微細化に伴うＬＷＲの影響を表す概念図 従来方法によって半導体装置を製造する際の一工程における半導体装置の上面図及び断面図

符号の説明

１： 平行平板型プラズマ処理装置
２： 高周波電源
３： キャパシタ
４： 上部電極
５： 下部電極
６： キャパシタ
７： 高周波電源
８： ステージ（絶縁物）
９： ステージ（導電体）
１０： エッチングチャンバー
１１： 被処理物（半導体基板，ウェハ）
１２： ガス導入路
１３： ガス排出路
１４： エリプソメータの光源
１５： エリプソメータの光検出器
２１： 半導体基板
２２： 第１被エッチング膜
２３： フォトレジスト膜
２３ａ： フォトレジスト膜凹部
２３ｂ： フォトレジスト膜凸部
２４： フルオロカーボン系堆積物
２４ａ： フォトレジスト膜凹部付着フルオロカーボン系堆積物
２４ｂ： フォトレジスト膜凸部付着フルオロカーボン系堆積物
３１： 半導体基板
３２： 第１被エッチング膜
３３： 第２被エッチング膜
３４： フォトレジスト膜
３４ａ： フォトレジスト膜凹部
３４ｂ： フォトレジスト膜凸部
３５： フルオロカーボン系堆積物
３５ａ： フォトレジスト膜凹部付着フルオロカーボン系堆積物
３５ｂ： フォトレジスト膜凸部付着フルオロカーボン系堆積物
１０１： 半導体基板
１０２： 第１被エッチング膜
１０３： 第２被エッチング膜
１０４： フォトレジスト膜
１０５： フルオロカーボン系堆積物

Claims (16)

1. 半導体装置の製造方法であって、
   半導体基板上に第１被エッチング膜を形成する第１工程と、
   前記第１工程終了後、前記第１被エッチング膜上にパターニングされたフォトレジスト膜を形成する第２工程と、
   前記第２工程終了後、前記フォトレジスト膜の側壁にフルオロカーボン系堆積物を付着させる第３工程と、
   前記第３工程終了後、前記フォトレジスト膜の側壁をエッチングする第４工程と、
   前記第４工程終了後、前記フォトレジスト膜をマスクとして前記第１被エッチング膜をエッチングする第５工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記第４工程が、
   少なくとも不活性ガス及び酸化性ガスを含み、全ガス流量に対する前記酸化性ガスの流量の割合が５％以上４０％以下となるように流量調整された混合ガスを前記フォトレジスト膜に反応させて側壁をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第３工程が、
   少なくとも不活性ガス、ハイドロフルオロカーボン系ガス、及び酸化性ガスを含み、前記ハイドロフルオロカーボン系ガスの流量が前記酸化性ガスの流量よりも多くなるように流量調整された混合ガスを前記フォトレジスト膜に反応させて前記フルオロカーボン系堆積物を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記不活性ガスがＡｒで構成され、
   前記ハイドロフルオロカーボン系ガスがＣＨＦ_３、ＣＨ_２Ｆ_２、又はＣＨＦ_３とＣＨ_２Ｆ_２の混合ガスの何れかで構成され、
   前記酸化性ガスがＯ_２、又はＯ_２とＯ_３の混合ガスの何れかで構成されることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第４工程が、
   対向する２枚の平板状電極である上部電極と下部電極の間に、前記第１被エッチング膜、前記フォトレジスト膜、及び前記フルオロカーボン系堆積物が形成された前記半導体基板が挿入されるとともに、前記上部電極及び前記下部電極の夫々に対してバイアスパワーが印加されることで行われ、
   前記上部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．３２Ｗ／ｃｍ^２以上１．６Ｗ／ｃｍ^２以下の範囲内であり、
   前記下部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．１６Ｗ／ｃｍ^２以上０．９６Ｗ／ｃｍ^２以下の範囲内であることを特徴とする請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法。
6. 前記第３工程、又は前記第４工程の少なくとも一工程が、
   当該工程と並行して前記第１被エッチング膜の膜厚をリアルタイムに計測するとともに、当該計測された膜厚が、前記第１工程終了時における前記第１被エッチング膜の膜厚に対して所定の割合以下の値となった時点でもって、当該工程の終了タイミングとすることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体装置の製造方法。
7. 前記第１被エッチング膜の膜厚の計測を、エリプソメトリ法によって行うことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 半導体装置の製造方法であって、
   半導体基板上に第１被エッチング膜を形成する第１工程と、
   前記第１工程終了後、前記第１被エッチング膜上に第２被エッチング膜を形成する第２工程と、
   前記第２工程終了後、前記第２被エッチング膜上にパターニングされたフォトレジスト膜を形成する第３工程と、
   前記第３工程終了後、前記フォトレジスト膜の側壁にフルオロカーボン系堆積物を付着させる第４工程と、
   前記第４工程終了後、前記フォトレジスト膜の側壁をエッチング処理する第５工程と、
   前記第５工程終了後、前記フォトレジスト膜をマスクとして前記第２被エッチング膜をエッチングする第６工程と、
   前記第６工程終了後、前記第２被エッチング膜をマスクとして前記第１被エッチング膜をエッチングする第７工程と、を有することを特徴とする半導体装置の製造方法。
9. 前記第５工程が、
   少なくとも不活性ガス及び酸化性ガスを含み、全ガス流量に対する前記酸化性ガスの流量の割合が５％以上４０％以下となるように流量調整された混合ガスを前記フォトレジスト膜に反応させて側壁をエッチングすることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第４工程が、
    少なくとも不活性ガス、ハイドロフルオロカーボン系ガス、及び酸化性ガスを含み、前記ハイドロフルオロカーボン系ガスの流量が前記酸化性ガスの流量よりも多くなるように流量調整された混合ガスを前記フォトレジスト膜に反応させて前記フルオロカーボン系堆積物を形成することを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
11. 前記不活性ガスがＡｒで構成され、
    前記ハイドロフルオロカーボン系ガスがＣＨＦ_３、ＣＨ_２Ｆ_２、又はＣＨＦ_３とＣＨ_２Ｆ_２の混合ガスの何れかで構成され、
    前記酸化性ガスがＯ_２、又はＯ_２とＯ_３の混合ガスの何れかで構成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記第５工程が、
    対向する２枚の平板状電極である上部電極と下部電極の間に、前記第１被エッチング膜、前記第２被エッチング膜、前記フォトレジスト膜、及び前記フルオロカーボン系堆積物が形成された前記半導体基板が挿入されるとともに、前記上部電極及び前記下部電極の夫々に対してバイアスパワーが印加されることで行われ、
    前記上部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．３２Ｗ／ｃｍ^２以上１．６Ｗ／ｃｍ^２以下の範囲内であり、
    前記下部電極に印加される前記バイアスパワーが前記半導体基板の単位面積あたり０．１６Ｗ／ｃｍ^２以上０．９６Ｗ／ｃｍ^２以下の範囲内であることを特徴とする請求項８〜請求項１１の何れか１項に記載の半導体装置の製造方法。
13. 前記第４工程、又は前記第５工程の少なくとも一工程が、
    当該工程と並行して前記第２被エッチング膜の膜厚をリアルタイムに計測するとともに、当該計測された膜厚が、前記第２工程終了時における前記第２被エッチング膜の膜厚に対して所定の割合以下の値となった時点でもって、当該工程の終了タイミングとすることを特徴とする請求項８〜請求項１２の何れか１項に記載の半導体装置の製造方法。
14. 前記第２被エッチング膜の膜厚の計測を、エリプソメトリ法によって行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記第２被エッチング膜が、絶縁膜、底部反射防止膜、又はこれらの複合膜で構成されることを特徴とする請求項８〜請求項１４の何れか１項に記載の半導体装置の製造方法。
16. 前記第１被エッチング膜が、導電体膜、絶縁膜、又は高誘電体膜で構成されることを特徴とする請求項１〜請求項１５の何れか１項に記載の半導体装置の製造方法。