CN109524295A - 半导体器件及其形成方法、存储器 - Google Patents
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Abstract
本发明提供了一种半导体器件及其形成方法、存储器。通过形成一尺寸较大的凹槽，并利用第二介质层部分填充凹槽，从而在凹槽和第二介质层的共同限定下构成一尺寸较小的接触窗。即，本发明提供的形成方法中，由于所形成的凹槽的尺寸较大，因此其制备难度也较低，例如在定义出凹槽的图形时，所执行的光刻工艺的工艺窗口较大，以及可仅执行一道光刻工艺即可，不仅有利于减低半导体器件的制备难度，并且可进一步简化工艺流程。同时，可使所形成的半导体器件的尺寸和形貌也更为精确，有效提高了所形成的半导体器件的产品良率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法，以及一种存储器。
背景技术
集成电路制作技术是一个复杂的工艺，技术更新很快。表征集成电路制作技术的一个关键参数为最小特征尺寸，即关键尺寸(critical dimension CD)，随着关键尺寸的减小才使得在每个芯片上设置百万个器件成为可能。然而，另一方面也导致得光刻工艺的窗口越来越小。
例如，在一种半导体器件的制备过程中，需形成通孔以构成接触窗，以通过所述接触窗暴露出接触区。当所形成的接触窗的尺寸较大时，则可利用一道光刻工艺直接定义出所述接触窗的图形。然而，随着半导体器件尺寸的不断缩减，需形成的接触窗的尺寸也随之减小，为此，需相应的要求光刻工艺具备较高的分辨率，从而方可精确地定义出接触窗的图形，并确保通过所述接触窗能够暴露出接触区。并且，由于光刻工艺的精度限制，当需形成的接触窗的尺寸缩减至一定程度时，仅利用一道光刻工艺已无法制备出符合规格的接触窗，从而需结合多个光刻工艺以制备出尺寸较为精确的接触窗。
由此可见，随着半导体器件的尺寸趋于减小，在其制备的过程中，不仅要求光刻工艺具备较高的分辨率，并且需执行的光刻工艺的次数也较多。尤其的，针对半导体器件中接触窗的开口尺寸仅为20nm时，其制备难度更大，以及制备流程也较为繁杂。因此，在实现半导体器件的尺寸缩减的情况下，如何增加光刻工艺窗口，以降低制备难度并简化工艺流程尤为重要。
发明内容
本发明的目的在于提供一种半导体器件的形成方法，以解决现有的半导体器件的形成方法中，在制备小尺寸的接触窗时，其光刻工艺窗口较小，且需执行多次光刻工艺而使工艺流程较为繁杂的问题。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：
提供一衬底，所述衬底中形成有至少一个接触区；
形成一第一介质层在所述衬底上，在所述第一介质层中形成至少一个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，所述接触区对应所述凹槽；
对准形成一第二介质层在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；以及，
填充一导电层在所述接触窗中，所述导电层与所述接触区电性连接。
可选的，所述第一介质层的形成方法包括：
沉积一第一介质材料层在所述衬底上；
利用一光刻工艺形成一图形化的掩膜层在所述第一介质材料层上，所述图形化的掩膜层中形成有至少一个对应所述凹槽的掩膜开口；以及，
以所述图形化的掩膜层为掩膜，刻蚀所述第一介质材料层，以形成具有所述凹槽的所述第一介质层。
可选的，所述第二介质层的形成方法包括：
沉积一第二介质材料层在所述衬底上，所述第二介质材料层覆盖所述第一介质层，并覆盖所述凹槽的底部和侧壁；以及，
执行回刻蚀工艺，去除所述第二介质材料层中位于所述第一介质层顶部的部分并局部去除所述第二介质材料层中位于凹槽底部的部分，使所述第一介质材料层中位于所述凹槽侧壁的部分被保留，以构成所述第二介质层。
可选的，所述衬底上形成有多个所述接触区，所述第一介质层中形成有多个所述凹槽，且相邻的所述凹槽之间形成有一连通开口，以使相邻的所述凹槽相互连通，所述第二介质层填充所述连通开口以构成一瓶颈封闭，使相邻的所述接触窗经由所述瓶颈封闭相互隔离，其中所述第二介质层包含一层或一层以上连续的介质层。
可选的，在垂直于所述连通开口的侧壁的方向上，所述连通开口的宽度尺寸小于等于2倍的所述第二介质层的沉积厚度，所述第二介质层的沉积厚度为执行沉积工艺所形成的所述第二介质层在平行于所述衬底表面的方向上预定形成的厚度尺寸。
可选的，所述接触窗的最小宽度尺寸大于等于15nm。
本发明的另一目的在于，提供一种半导体器件，包括：
一衬底，所述衬底中形成有至少一个接触区；
一第一介质层，形成在所述衬底上，且所述第一介质层中开设有至少一个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，每一所述接触区对应一个所述凹槽；以及，
一第二介质层，对准形成在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；以及，
一导电层，填充在所述接触窗中并与所述接触区电性连接。
可选的，所述衬底上形成有多个所述接触区，所述第一介质层中形成有多个所述凹槽，所述第一介质层还具有至少一连通开口，形成于相邻的所述凹槽之间，以使相邻的所述凹槽相互连通，所述第二介质层填充所述连通开口以构成一瓶颈封闭，以使相邻的所述接触窗相互隔离。
可选的，在垂直于所述连通开口的侧壁的方向上，所述连通开口的宽度尺寸小于等于2倍的所述第二介质层的沉积厚度，所述第二介质层的沉积厚度为执行沉积工艺所形成的第二介质层在平行于衬底表面的方向上预定形成的厚度尺寸。
可选的，所述接触窗的最小宽度尺寸大于等于15nm。
本发明的又一目的在于，提供一种存储器，包括：
一衬底，所述衬底中形成有多个接触区，
一第一介质层，形成在所述衬底上，且所述第一介质层中开设有多个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，每一所述接触区对应一个所述凹槽；以及，
一第二介质层，形成在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；以及，
一导电层，填充在所述接触窗中并与所述接触区电性连接。
其中，所述接触区构成所述存储器的位线接触区，所述导电层构成所述存储器的位线接触，所述位线接触区通过所述位线接触电性连接至所述存储器的位线上。
可选的，所述接触窗的最小宽度尺寸大于等于15nm。
在本发明提供的半导体器件的形成方法中，通过形成一尺寸大于接触区尺寸的凹槽，并使第二介质层对准形成在凹槽的侧壁上，即利用第二介质层部分填充所述凹槽，从而在凹槽和第二介质层的共同限定构成接触窗，并使所构成的接触窗的尺寸能够符合规格要求，以暴露出接触区。可见，本发明提供的方法中，在制备较小尺寸的接触窗时，并不是直接通过光刻工艺定义出接触窗的图形，而是优先形成大尺寸的凹槽，由于所形成的凹槽的尺寸较大，从而有利于降低其制备难度，例如，在利用光刻工艺界定出所述凹槽的图形时，不仅具备较大的光刻工艺窗口，甚至仅需要执行一道光刻工艺即可，有效简化了工艺流程。
与传统的制备工艺相比，同样在制备小尺寸的半导体器件时，本发明提供的形成方法，能够在制备出符合规格尺寸的半导体器件的基础上，进一步降低制备难度以及简化工艺流程，从而使所形成的半导体器件的形貌或尺寸更为精确，并可有效提高产品的良率。
附图说明
图1为本发明中的一种半导体器件的形成方法的流程示意图；
图2a、图3a、图4a以及图5a为本发明实施例一中的半导体器件的形成方法在其制备过程中的俯视图；
图2b、图3b～3c、图4b～4c和图5b分别为图2a、图3a、图4a以及图5a所示的本发明实施例一中的半导体器件的形成方法在其制备过程中沿着aa’和bb’方向上的剖面示意图；
图6a为本发明实施例二中的半导体器件的俯视图；
图6b为图6a所示的本发明实施例中二中的半导体器件沿着aa’和bb’方向的剖面示意图；
图7a为本发明实施例三中的存储器的俯视图；
图7b为本发明实施例三中的存储器中有源区的分布示意图；
其中，附图标记如下：
100-衬底；
101-接触区；
110-第一介质层；
110a-凹槽；
110b-连通开口；
111-第一介质材料层；
120-掩膜层；
120a-掩膜开口；
120b-连通掩膜开口；
130-第二介质层；
131-第二介质层材料层；
140-接触窗；
150-导电层；
200-衬底；
200A-有源区；
201-接触区/位线接触区；
202-存储节点接触区；
203-隔离结构；
210-第一介质层；
210a-凹槽；
210b-连通开口；
230-第二介质层；
240-接触窗；
250-导电层；
D1-接触区的尺寸；
D2-凹槽的尺寸；
Z1-第二介质层在垂直于凹槽侧壁方向上的厚度；
Z2-连通开口在垂直于其侧壁方向上的宽度。
具体实施方式
如背景技术所述，随着半导体器件的尺寸不断缩减，在制备小尺寸的半导体器件时，通常要求所采用的光刻工艺具备较大的分辨率，以及需执行多次的光刻工艺，这不仅使工艺制备难度较大，并且还使工艺流程较为繁杂。
为此，本发明提供了一种半导体器件的制备方法。图1为本发明的一种半导体器件的形成方法的流程示意图，如图1所示，所述半导体器件的形成方法，包括：
步骤S110，提供一衬底，所述衬底中形成有至少一个接触区；
步骤S120，形成一第一介质层在所述衬底上，在所述第一介质层中形成至少一个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，所述接触区对应，所述凹槽；
步骤S130，形成一第二介质层在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；
步骤S140，填充一导电层在所述接触窗中，所述导电层与所述接触区电性连接。
本发明提供的半导体器件的形成方法中，通过形成尺寸较大的凹槽，并结合第二介质层，从而可界定出尺寸较小的接触窗。即，本发明提供的形成方法中，在制备接触窗时仅需利用一道光刻工艺即可形成尺寸较小的接触窗，且所述光刻工艺具备较大的光刻工艺窗口，即使光刻工艺的分辨率较低仍能够形成符合规格的接触窗，大大降低了半导体器件的制备难度，并可有效简化工艺。
以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法、存储器作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图2a、图3a、图4a以及图5a为本发明实施例一中的半导体器件的形成方法在其制备过程中的俯视图，图2b、图3b～3c、图4b～4c和图5b分别为图2a、图3a、图4a以及图5a所示的本发明实施例一中的半导体器件的形成方法在其制备过程中沿着aa’和bb’方向上的剖面示意图。下面结合附图，对本实施例中的每一步骤进行详细说明。
在步骤S110中，具体参考图2a～2b所示，提供一衬底100，所述衬底100中形成有至少一个接触区101。本实施例中，在所述衬底100中形成有多个接触区101，其中，多个接触区101的排布方式可根据具体的半导体器件类似相应的排布，此处不做限制。图2a中仅为示意性的示出了一种接触区的排布方式。具体的，所述接触区101可以为掺杂有离子的半导体层，或者也可以为具有导电性能的材料等。
在步骤S120中，具体参考图3a～3c所示，形成一第一介质层110在所述衬底100上，在所述第一介质层110中形成至少一个贯穿所述第一介质层110的凹槽110a，所述衬底100在所述凹槽110a的高度投影区中包含所述接触区101，并且在平行于所述衬底表面的方向上，所述凹槽110a的尺寸大于等于所述接触区101的尺寸，其中，所述接触区101对应所述凹槽110a。可以理解的是，所述接触区101的位置与所述凹槽110a的位置对应，以及，所述接触区101的数量也与所述凹槽110a的数量相对应。较佳的，所述凹槽110a的中心对准于所述接触区101的中心。
图3a和图3b中仅示意性的示出了矩形的凹槽110a和矩形的接触区101，X方向上所述凹槽110a的尺寸D1大于所述接触区的尺寸D2。然而应当认识到，所述接触区101和所述凹槽110a的形状并不一定为矩形，其可以为任意形状，只要凹槽110a的尺寸大于接触区101的尺寸即可；以及，本实施例中，还可在Y方向上，凹槽110a的尺寸大于接触区101的尺寸。
即，由于凹槽110a的高度投影区中对应有所述接触区101，从而使所述接触区101可通过所述凹槽110a暴露出，进而与后续所形成的导电层电性连接。以及，由于所述凹槽110a的尺寸较大，从而在利用光刻工艺界定出所述凹槽110a的图形时，可有效增加光刻工艺的工艺窗口，即使在光刻工艺中具有较低的光刻精度仍能够形成符合规格的凹槽，有效简化了光刻工艺的制备难度。
具体的，所述第一介质层110的形成步骤可参考图3b～3c所示，包括：
第一步骤，参考图3b所示，沉积一第一介质材料层111在所述衬底100上，所述第一介质材料层111覆盖所述接触区101；
第二步骤，继续参考图3b所示，利用一光刻工艺形成一图形化的掩膜层120在所述第一介质材料层111上，所述图形化的掩膜层120中形成有至少一个对应所述凹槽110a的掩膜开口120a；即，掩膜开口120a用于界定出所述凹槽110a，由于凹槽110a的尺寸D1大于等于所述接触区101的尺寸D2，相应的，所述掩膜开口120a的尺寸也大于等于所述接触区101的尺寸；如上所述，由于需形成的掩膜开口120a的尺寸较大，因此形成所述掩膜开口120a时所执行的光刻工艺相应的具有较大的工艺窗口，从而可降低工艺制备难度；
第三步骤，参考图3c所示，以所述图形化的掩膜层120为掩膜，刻蚀所述第一介质材料层111，以形成所述第一介质层110。
即，利用图形化的掩膜层120，将掩膜层中的图形转移至所述第一介质材料层中。进一步的，在对第一介质材料层进行刻蚀以形成第一介质层110之后，可去除所述图形化的掩膜层120，其中，可利用湿法侵蚀的方式去除，也可利用灰化工艺去除。
在本实施例中，在所述衬底100上形成有多个所述接触区101，进而在所述第一介质层110中也相应的形成有多个所述凹槽110a，且多个所述凹槽110a的排布方式与多个所述接触区101的排布方式相对应，以使每一个接触区101能够对应一个凹槽110a。
继续参考图3a～3c所示，在可选的方案中，相邻的所述凹槽110a之间还可形成一连通开口110b，以使相邻的所述凹槽110a相互连通。例如，在沿着预定方向上，使相邻的凹槽110a相互连通，本实施例中，在沿着X方向上，使相邻的凹槽110a相互连通。当然，在其他实施例中，也可沿着Y方向上，使相邻的凹槽110a相互连通。此外，本实施例中，使相邻的两个凹槽110a相互连通，然而应当认识到，还可以使相邻的多个凹槽110a相互连通。
相应的，在形成具有所述凹槽110和连通开口110b的第一介质层110时，所述图形化的掩膜层120中形成有掩膜开口120a和连通掩膜开口120b，所述连通掩膜开口120b使相邻的掩膜开口120相互连通。由此可见，由于图形化的掩膜层中，在相邻的掩膜开口120a之间还形成有连通掩膜开口120b，即相当于掩膜层上所形成的开口图形的尺寸增加了，从而可进一步增加光刻工艺窗口。
在步骤S130中，具体参考图4a～4c所示，形成一第二介质层130在所述凹槽110a的侧壁上，由所述第二介质层130界定出一接触窗140，通过所述接触窗140暴露出所述接触区101。
即，在需形成小尺寸的接触窗140时，仅需执行一道光刻工艺界定出尺寸较大的凹槽110a，并结合对准覆盖在凹槽侧壁上第二介质层130，进而可自对准地形成符合需求的尺寸较小的接触窗140。具体的，所述接触窗140的最小宽度尺寸大于等于15nm，例如，所述接触窗140的最小宽度尺寸为20nm。
此外，利用所述第二介质层130不仅能够精确地控制所形成的接触窗140的尺寸，同时，由于第二介质层130形成在凹槽110a的侧壁上，同时会覆盖部分的衬底100，进而当衬底100中还形成有其他器件时，则可通过所述第二介质层是其他器件与后续所形成的导电层相互隔离。
具体参考图4b和图4c所示，自对准形成所述第二介质层130的步骤包括：
步骤一，如图4b所示，沉积一第二介质材料层131在所述衬底100上，所述第二介质材料层131覆盖所述第一介质层110，并覆盖所述凹槽110a的底部和侧壁；
其中，所述第二介质材料层131具体可采用原子沉积制程(Atomic LayerDeposition)或者等离子蒸汽沉积(Chemical Vapor Deposition)形成；以及，所述第二介质材料层131的电阻率优选为2×1011(Ωm)～1×1025(Ωm)，以确保所形成的第二介质层的隔离性能；例如，可采用氧化硅或氮化硅形成所述第二介质层；
步骤二，参考图4c所示，执行回刻蚀工艺，去除所述第二介质材料层中131位于所述第一介质层110顶部的部分，并局部去除所述第二介质材料层131中位于所述凹槽底部的部分，使所述第一介质材料层131中位于凹槽侧壁的部分被保留，以构成所述第二介质层130。
本实施例中，所述第一介质层110中还形成有连通相邻的凹槽110a的连通开口110b，在形成所述第二介质层130时，所述第二介质层130填充所述连通开口110b以构成一瓶颈封闭，使所构成的相邻的接触窗140经由所述瓶颈封闭相互隔离。
继续参考图4a和图4c所示，在沉积所述第二介质材料层时以构成所述第二介质层110时，2倍的所述第二介质层的沉积厚度Z1大于等于所述连通开口110b在垂直于其侧壁方向上的宽度尺寸Z2，即，所述连通开口的宽度尺寸Z2小于等于2倍的所述第二介质层的沉积厚度Z1。其中，所述第二介质层的沉积厚度Z1为第二介质层在平行于衬底表面的方向上预定形成的厚度尺寸，可以理解的是，所述第二介质层的沉积厚度为所述第二介质层位于凹槽侧壁上的部分在垂直于凹槽侧壁方向上的厚度Z1。从而可确保所述第二介质层130能够完全填充所述连通开口110b，从而可构成瓶颈隔离在相邻的凹槽110a之间。
其中，所述第二介质层110可包含一层或一层以上连续的介质层，因此，当所述第二介质层包含一层以上的介质层时，则在形成第二介质材料层111时可执行多次的沉积工艺，并使所形成的多层介质层的总厚度值的2倍大于等于所述连通开口110b在垂直于其侧壁方向上的宽度尺寸Z2。
接着，执行步骤S140，具体参考图5a～5b所示，填充一导电层150在所述接触窗140中，所述导电层150与所述接触区101电性连接。
其中，所述导电层150可结合沉积工艺和平坦化工艺形成。例如，所述导电层的形成方法包括：
第一步骤，在衬底100上形成一导电材料层，所述导电材料层覆盖所述第一介质层110和第二介质层130并填充所述接触窗140；其中，可采用原子沉积制程(Atomic LayerDeposition)或者等离子蒸汽沉积(Chemical Vapor Deposition)形成所述导电材料层；
进一步的，所述导电材料层的电阻率优选为2×10-8(Ωm)～1×102(Ωm)，以确保所形成的导电层的导电性能。具体的，构成导电材料层的导电材料可以为金属材料或掺杂的多晶硅等，所述金属材料例如为钨(Wu)、钛(Ti)、镍(Ni)、铝(Al)和铂(Po)等中的一种或其组合。
第二步骤，对所述导电材料层执行平坦化工艺，使导电材料层中位于第一介质层110和第二介质层130上方的部分均被去除；其中，所述平坦化工艺可以为化学机械研磨工艺，此外，所述平坦化工艺还可进一步包括回刻蚀工艺，即，在执行化学机械研磨工艺之后，继续对所述导电材料层进行回刻蚀，确保第一介质层110和第二介质层130上方未残留有导电材料，使剩余的导电材料层位于接触窗140内，以构成所述导电层150。
实施例二
基于以上所述的半导体器件的形成方法，本发明还提供了一种半导体器件。图6a为本发明实施例二中的半导体器件的俯视图，图6b为体6a所示的本发明实施例中二中的半导体器件沿着aa’和bb’方向的剖面示意图。
结合图6a和图6b所示，所述半导体器件至少包括：一形成有接触区101的衬底100；一形成有凹槽110a的第一介质层110；一第二介质层130，在所述凹槽110a的限定下所述第二介质层130进一步界定出一接触窗140；一与所述接触区101电性连接的导电层150。
其中，所述衬底100中形成有至少一个接触区101。所述接触区101可以为掺杂有离子的半导体层，或者也可以为具有导电性能的材料等。
所述第一介质层110形成在所述衬底100上，且所述第一介质层110中开设有至少一个贯穿所述第一介质层110的凹槽110a，所述衬底100在所述凹槽110a的高度投影区中包括所述接触区101并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，所述接触区101对应所述凹槽110a。由此，即可使形成在凹槽中的导电层能够与接触区101电性连接；以及在利用光刻工艺界定凹槽110a时，由于凹槽110a的尺寸较大，从而仅需要执行一道光刻工艺即可，且所执行的光刻工艺允许具有较低的分辨率和光刻精度。
其中，所述接触区101与所述凹槽110a相对应，即可以认为，所述接触区101的位置与所述凹槽110a的位置对应，以及所述接触区101的数量也与所述凹槽110a的数量相对应。较佳的，所述凹槽110a的中心对准于所述接触区101的中心。
其中，图6a和图6b仅示意性的示出了一种接触区101和凹槽110a，即，示出了矩形的接触区和矩形的凹槽，以及图6a和图6b中仅示出了在X方向上的凹槽的尺寸D2和接触区的尺寸D1。当然，所述接触区和凹槽的形状并一定是矩形，其可以为任意形状，例如菱形、圆形或椭圆形等。
本实施例中，所述衬底100上形成有多个所述接触区101，因此所述第一介质层110中相应的形成有多个所述凹槽110a。进一步的，在所述第一介质层110中还具有至少一个连通开口110b，所述连接开口110b形成在相邻的所述凹槽110a之间，以使相邻的所述凹槽110a相互连通。
所述第二介质层130形成在所述凹槽110a的侧壁上，从而由所述第二介质层130可界定出一接触窗140，通过所述接触窗140暴露出所述接触区101。即，结合尺寸较大的凹槽110a和对准形成的第二介质层130，进而可自对准地定义出尺寸较小的接触窗140，不仅有利于降低工艺难度，并且还可形成尺寸较为精确的接触窗140。其中，所述接触窗140的最小宽度尺寸大于等于15nm，例如，所述接触窗140的最小宽度尺寸为20nm。
本实施例中，所述第二介质层130填充第一介质层110中的连通开口110b，以构成一瓶颈封闭，进而使相邻的所述接触窗140相互隔离。具体的，在垂直于连通开口侧壁的方向上(即，Y方向上)，所述连通开口110b的宽度尺寸Z2小于等于2倍的所述第二介质层110的沉积厚度Z1，所述第二介质层110的沉积厚度Z1为执行沉积工艺所形成的第二介质层在平行于衬底表面的方向上预定形成的厚度尺寸。可以理解的是，所述第二介质层110的沉积厚度为在垂直于凹槽侧壁的方向上形成在凹槽侧壁的第二介质层110的厚度Z1。
此外，所述第二介质层110可包含一层或一层以上连续的介质层，因此，当所述第二介质层包含一层以上的介质层时，则在形成第二介质材料层时可执行多次的沉积工艺，并使所形成的多层介质层的总厚度值的2倍大于等于所述连通开口110b在垂直于其侧壁方向上的宽度尺寸Z2。
所述导电层150填充在所述接触窗140中并与所述接触区电性连接。具体的，所述导电层150可对准地填充在所述接触窗140中。
实施例三
本发明还提供了一种存储器，所述存储器中对应接触数组的多个接触窗，可基于一较大尺寸的凹槽并结合一介质层界定出。
图7a为本发明实施例三中的存储器的俯视图，图7b为本发明实施例三中的存储器中有源区的分布示意图。如图7a～7b所示，所述存储器包括：
一衬底200，所述衬底200中形成有多个接触区201；
一第一介质层210，形成在所述衬底200上，且所述第一介质层210中开设有至少一个贯穿所述第一介质层的凹槽210a，所述衬底200在所述凹槽210的高度投影区中包含所述接触区201，且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于所述接触区的尺寸，每一所述接触区201对应一个所述凹槽210a；
一第二介质层230，形成在所述凹槽210a的侧壁上，由所述第二介质层230界定出一接触窗240，通过所述接触窗240暴露出所述接触区201，其中，所述第二介质层230可包含一层或一层以上连续的介质层；以及，
一导电层250，填充在所述接触窗240中并与所述接触区201电性连接。
即，利用所述第一介质层210首先界定出对应有接触区201且尺寸较大的凹槽210a，从而利用对准形成在凹槽侧壁上的第二介质层230进一步界定出对应有接触区201且尺寸较小的接触窗240，进而使对准填充在所述接触窗240中导电层250可与接触区201电性连接。其中，所述接触窗240的尺寸可以为大于等于15nm，例如为20nm。
参考图7b所示，所述衬底200上定义有多个有源区200A，所述接触区201形成在所述有源区200A中。本实施例中，所述接触区201构成所述存储器的位线接触区，相应的所述导电层250构成所述存储器的位线接触，从而所述位线接触区201通过所述位线接触250电性连接至所述存储器的位线。进一步的，在所述有源区200A中还形成有至少一个存储节点接触区202，所述存储节点接触区202位于所述位线接触区201的两侧。以及，在衬底200中位于相邻的有源区200A之间还形成有隔离结构203，以对相邻的有源区200A进行隔离。
继续参考图7a和图7b所示，本实施例中，相邻的所述凹槽210a之间形成有一连通开口210b，以使相邻的所述凹槽210a相互连通。进而，所述第二介质层230填充所述连通开口210a，以使相邻的所述接触窗240相互隔离，如此，即可使相邻的导电层250相互隔离。
本实施例中，所述导电层250用于构成位线接触，其对应的导电材料的电阻率优选为2×10-8(Ωm)～1×102(Ωm)，以确保所形成的导电层的导电性能，使位线接触能够与位线更好的导通。具体的，构成所述导电层250的导电材料可以为金属材料或掺杂的多晶硅等，所述金属材料例如为钨(Wu)、钛(Ti)、镍(Ni)、铝(Al)和铂(Po)等中的一种或其组合。此外，当所述导电材料为金属材料时，所述导电层250还可进一步包括一金属阻挡层，通过所述金属阻挡层避免金属材料中的金属离子扩散至外围的介质层中。所述金属阻挡层可在形成导电材料之前，优先形成在接触窗240的底部和侧壁上，接着再在所述衬底上沉积导电材料以形成导电层250。其中，所述金属阻挡层例如为氮化钛(TiN)、硅化钛(TiSi)、硅氮化钛(TiSiN)或硅化镍(NiSi)等。
综上所述，本发明提供的半导体器件的形成方法中，通过形成一尺寸大于接触区的凹槽，并结合第二介质层形成对应所述接触区且尺寸较小的接触窗。与传统的利用光刻工艺直接界定出接触窗的图形相比，利用本发明提供的方法制备半导体器件的工艺难度更低，例如，在利用光刻工艺界定出凹槽的图形时，其具备较大的光刻工艺窗口，因此允许采用分辨率较低的光刻工艺，甚至仅需执行一次光刻工艺即可。可见，在制备半导体器件时，不仅可降低制备难度，同时还有利于简化工艺。
具体的，在制备尺寸大于等于15nm的接触窗，例如尺寸为20nm的接触窗时，传统的半导体器件的形成方法中，需利用光刻精度较高的光刻工艺直接界定出接触窗的图形，且通常需要执行多次的光刻工艺。而利用本发明提供的形成方法中，在界定出尺寸较大的凹槽时，所利用的光刻工艺的工艺窗口较大，且可仅执行一次光刻工艺即可，从而结合第二介质层能够形成符合规格的小尺寸的接触窗。
此外，还可使所制备出的半导体器件的尺寸和形貌更为精确，能够有效提高了产品的良率。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (12)
1.一种半导体器件的形成方法，其特征在于，包括：
提供一衬底，所述衬底中形成有至少一个接触区；
形成一第一介质层在所述衬底上，在所述第一介质层中形成至少一个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，所述接触区对应所述凹槽；
形成一第二介质层在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；以及，
填充一导电层在所述接触窗中，所述导电层与所述接触区电性连接。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一介质层的形成方法包括：
沉积一第一介质材料层在所述衬底上；
利用一光刻工艺形成一图形化的掩膜层在所述第一介质材料层上，所述图形化的掩膜层中形成有至少一个对应所述凹槽的掩膜开口；以及，
以所述图形化的掩膜层为掩膜，刻蚀所述第一介质材料层，以形成具有所述凹槽的所述第一介质层。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二介质层的形成方法包括：
沉积一第二介质材料层在所述衬底上，所述第二介质材料层覆盖所述第一介质层，并覆盖所述凹槽的底部和侧壁；以及，
执行回刻蚀工艺，去除所述第二介质材料层中位于所述第一介质层顶部的部分并局部去除所述第二介质材料层中位于凹槽底部的部分，使所述第一介质材料层中位于所述凹槽侧壁的部分被保留，以构成所述第二介质层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底上形成有多个所述接触区，所述第一介质层中形成有多个所述凹槽，且相邻的所述凹槽之间形成有一连通开口，以使相邻的所述凹槽相互连通，所述第二介质层填充所述连通开口以构成一瓶颈封闭，使相邻的所述接触窗经由所述瓶颈封闭相互隔离，其中所述第二介质层包含一层或一层以上连续的介质层。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，在垂直于所述连通开口的侧壁的方向上，所述连通开口的宽度尺寸小于等于2倍的所述第二介质层的沉积厚度，所述第二介质层的沉积厚度为执行沉积工艺所形成的所述第二介质层在平行于所述衬底表面的方向上预定形成的厚度尺寸。
6.如权利要求1～5中任意一项所述的半导体器件的形成方法，其特征在于，所述接触窗的最小宽度尺寸大于等于15nm。
7.一种半导体器件，其特征在于，包括：
一衬底，所述衬底中形成有至少一个接触区；
一第一介质层，形成在所述衬底上，且所述第一介质层中开设有至少一个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，每一所述接触区对应一个所述凹槽；
一第二介质层，形成在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；以及，
一导电层，填充在所述接触窗中并与所述接触区电性连接。
8.如权利要求7所述的半导体器件，其特征在于，所述衬底上形成有多个所述接触区，所述第一介质层中形成有多个所述凹槽，所述第一介质层还具有至少一连通开口，形成于相邻的所述凹槽之间，以使相邻的所述凹槽相互连通，所述第二介质层填充所述连通开口以构成一瓶颈封闭，以使相邻的所述接触窗相互隔离。
9.如权利要求8所述的半导体器件，其特征在于，在垂直于所述连通开口的侧壁的方向上，所述连通开口的宽度尺寸小于等于2倍的所述第二介质层的沉积厚度，所述第二介质层的沉积厚度为执行沉积工艺所形成的所述第二介质层在平行于所述衬底表面的方向上预定形成的厚度尺寸。
10.如权利要求7～9其中任意一项所述的半导体器件，其特征在于，所述接触窗的最小宽度尺寸大于等于15nm。
11.一种存储器，其特征在于，包括：
一衬底，所述衬底中形成有多个接触区；
一第一介质层，形成在所述衬底上，且所述第一介质层中开设有多个贯穿所述第一介质层的凹槽，所述衬底在所述凹槽的高度投影区中包含所述接触区，并且在平行于所述衬底表面的方向上，所述凹槽的尺寸大于等于所述接触区的尺寸，每一所述接触区对应一个所述凹槽；以及，
一第二介质层，形成在所述凹槽的侧壁上，由所述第二介质层界定出一接触窗，通过所述接触窗暴露出所述接触区；以及，
一导电层，填充在所述接触窗中并与所述接触区电性连接；
其中，所述接触区构成所述存储器的位线接触区，所述导电层构成所述存储器的位线接触，所述位线接触区通过所述位线接触电性连接至所述存储器的位线。
12.如权利要求11所述的存储器，其特征在于，所述接触窗的最小宽度尺寸大于等于15nm。
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