KR20080109218A - 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 신뢰성 있는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상의 제1영역에 제1금속층을 형성하는 단계; 상기 제1금속층을 포함하는 전체구조 상에 제2금속층을 형성하는 단계; 상기 제2금속층을 상기 제1금속층과 동일한 두께가 되도록 평탄화하여 제2영역에 잔류시키는 단계; 상기 제1및 제2영역의 상기 제1 및 제2금속층 상에 절연층을 형성하는 단계; 상기 절연층과 제1 및 제2금속층을 패터닝하는 단계를 포함하여 기판의 표면 에너지 상태 차이를 이용하여 선택적으로 상이한 일함수를 갖는 금속 게이트를 한 칩 내에 용이하게 형성할 수 있게 된다. 특히, 게이트절연막 상부를 손실없이 상이한 금속 게이트를 형성할 수 있어서 소자의 신뢰성도 향상시킬 수 있는 효과가 있다.
일함수, 금속전극, 듀얼 게이트
Description
도 1은 듀얼 폴리 게이트를 갖는 반도체 소자를 나타내는 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 소자분리막
23 : 게이트절연막 24 : 성장억제층
25A : 제1금속전극 26B : 제2금속전극
27A : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 실리콘 웨이퍼(Silicon Wafer)를 이용한 CMOS소자 공정시 게이트간의 간격(Pitch;피치)이 감소하게 되었다. 종래 CMOS소자는 NMOS와 PMOS소자의 각 게이트전극으로 N형 불순물이 도핑된 폴리실리콘막을 사용하였다. 이때, NMOS소자는 서피스 채널(Surface Channel)특성을 갖는데 반해 PMOS소자는 베리드 채널(Buried Channel)특성을 갖고, PMOS소자의 베리드 채널특성으로 인해 게이트 전극의 폭(반치폭)이 100nm이하로 좁아질 경우 단채널효과(Short Channel Effect)가 나타나는 문제점이 있다.
이로 인해, 좁은 게이트 채널 길이를 갖는 CMOS소자 공정시 PMOS소자의 게이트전극을 P형 불순물이 도핑된 폴리실리콘막으로 형성하여 PMOS소자를 서피스채널 특성을 갖도록 하는 이중 게이트(Dual Gate) 구조가 제안되었다. 이러한, 이중 게이트 구조는 단채널효과를 줄이는 효과가 있다.
도 1은 일반적인 듀얼 폴리 게이트를 설명하기 위한 단면도이다.
도 1을 참조하면, NMOS와 PMOS가 정의된 반도체 기판(11) 상에 게이트산화막(12)을 형성하고, 게이트산화막(12) 상에 각각 NMOS에는 인(P)이 도핑된 N형 폴리실리콘막(13b), PMOS에는 보론이 도핑된 P형 폴리실리콘막(13a)을 형성하였다. 이어서, 각 폴리실리콘막(13a, 13b) 상에는 메탈전극(ＷSix, 14)을 형성하였다.
상기와 같은 듀얼 폴리 게이트는 단채널효과를 줄이는 효과가 있지만 채널 영역으로의 보론 침투에 의한 문턱전압 이동 및 변동(Fluctuation)현상이 나타나고, 게이트산화막(12)과 폴리실리콘막(13a, 13b) 계면에서 폴리실리콘 공핍(Poly Depletion)현상에 의한 소자 특성 열화가 나타나는 문제점이 있다.
이를 극복하기 위해, 최근에 폴리실리콘 공핍현상이 없는 금속전극을 직접 증착하는 기술이 연구되고 있다. 서로 상이한 일함수(workfunction)을 갖는 듀얼 금속 게이트를 형성하기 위해서는 제1일함수를 갖는 금속층을 형성한 후 식각하고, 제2일함수를 갖는 금속층을 형성한 후 패터닝하여야 한다.
그러나, 듀얼 금속 게이트를 형성하기 위한 식각공정에서 게이트산화막의 어택 등에 의한 소자의 신뢰성 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 신뢰성 있는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법은 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상의 제1영역에 제1금속층을 형성하는 단계; 상기 제1금속층을 포함하는 전체구조 상에 제2금속층을 형성하는 단계; 상기 제2금속층을 상기 제1금속층과 동일한 두께가 되도록 평탄화하여 제2영역에 잔류시키는 단계; 상기 제1및 제2영역의 상기 제1 및 제2금속층 상에 절연층을 형성하는 단계; 상기 절연층과 제1 및 제2금속층을 패 터닝하는 단계를 특징으로 한다.
특히, 제1금속층을 형성하는 단계는, 제1영역의 게이트절연막 상에 성장억제층을 형성하는 단계; 상기 제2영역의 게이트절연막 상에 제1금속층을 형성하는 단계; 상기 성장억제층을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 성장억제층을 형성하는 단계는, 상기 게이트절연막 상에 성장억제층을 형성하는 단계; 패터닝을 실시하여 상기 제1영역의 게이트절연막 상에만 성장억제층을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 성장억제층은 자기조립단분자막(SAM;Self Assembled Monolayer)으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(21)에 소자분리막(22)을 형성한다. 여기서, 기판(21)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 소자분리막(22)은 STI(Shallow Trench Isolation)공정으로 형성할 수 있다. 따라서, 소자분리막(22)에 의한 소자분리영역과 활성영역이 정의된다.
이어서, 기판(21) 상에 게이트절연막(23)을 형성한다. 여기서, 게이트절연 막(23)은 산화막으로 형성할 수 있는데, 산화막은 플라즈마산화막 또는 열산화막으로 형성할 수 있다.
이어서, NMOS영역의 게이트절연막(23) 상에 성장억제층(24)을 형성한다. 여기서, 성장억제층(24)은 자기조립단분자막(SAM;Self Assembled Monolayer)으로 형성할 수 있고, 자기조립단분자막은 마이크로접촉 프린팅(Micro-contact printing)을 이용하여 패터닝할 수 있다. 또한, 성장억제층(24)은 공유 결합을 하는 알킬실란(Alkylsilane) 또는 이온(ionic) 결합을 하는 알칸산(Alkanoic acid)계열로 형성할 수 있고, 10Å∼1000Å의 두께로 형성할 수 있다.
도 2b에 도시된 바와 같이, PMOS영역의 게이트절연막(23) 상에 제1금속층(25)을 형성한다. 여기서, 제1금속층(25)은 적어도 4.7eV이상(4.7eV∼5.3eV)의 높은 일함수를 갖는 물질로 형성하는데, Pt, Ru, TiN, MoN, TaN 및 RuTa으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
또한, 제1금속층(25)은 원자층증착법(Atomic Layer Deposition)으로 100Å∼1000Å의 두께로 형성한다. 제1금속층(25)을 원자층증착법으로 형성할 경우, 성장억제층(24)이 형성된 곳과 형성되지 않은 곳의 표면 에너지 차이 때문에 성장억제층(24)이 형성되어 있는 NMOS영역에는 막(Film)의 성장이 억제되고 성장억제층(24)이 없는 PMOS영역에만 제1금속층을 할 수 있다. 특히, 원자층증착법은 표면반응(Surface reaction)에 의한 막 성장 메카니즘(Film growth mechanism)이기 때문에 표면의 에너지에 민감하게 영향을 받기 때문에 성장억제층(24)이 형성되지 않는 선택영역만 제1금속층(25)을 형성할 수 있다. 또한, 원자층증착법은 25℃∼250℃의 온도에서 진행하는데 이는 반응온도가 너무 낮을 경우 원자층 형성을 위한 반응이 일어나기 어렵고, 반응온도가 높을 경우 성장억제층(24)이 공정 온도에 분해되는 것을 방지하기 위함이다.
도 2c에 도시된 바와 같이, 성장억제층(24)을 제거한다. 성장억제층(24)은 카본(Carbon)계 물질로 형성되기 때문에, 유기물(Orgarnic)을 제거하기 위한 세정(Cleaning) 공정으로 제거할 수 있다. 예컨대, 세정공정으로 SC-1(Standard Cleaning-1) 공정을 진행할 수 있는데, SC-1 공정이란 암모니아(NH4OH), 과산화 수소(H2O2) 및 물(H2O)의 혼합액(암모니아:과산화수소:물을 1 : 5 : 50의 질량비로 혼합한 용액)을 사용하여 진행되는 세정공정이다.
제1금속층(25)을 형성하기 전에 성장억제층(24)을 미리 형성하여 원하는 지역에만 선택적으로 제1금속층(25)을 형성함으로써 듀얼 금속 게이트를 형성하기 위한 금속층의 식각공정을 생략할 수 있어서, 식각공정에 따른 게이트절연막(23)의 어택(Attack)을 방지할 수 있고, 따라서 소자의 신뢰성 열화를 방지할 수 있다.
도 2d에 도시된 바와 같이, NMOS영역의 게이트절연막(23) 상에 제2금속층(26)을 형성한다. 여기서, 제2금속층(26)은 4.7eV미만(3.9eV∼4.6eV)으로 제1금속층(26)보다 낮은 일함수를 갖는 물질로 형성하는데, Ta, TiAlN 및 TiSiN으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
또한, 제2금속층(26)은 제1금속층(25)과 동일한 방법 즉, 원자층증착법(Atomic Layer Deposition)으로 25℃∼250℃의 온도에서 형성할 수 있다.
그리고, 제2금속층(26)은 제1금속층(25)보다 두껍게 형성할 수 있다. 이는 후속 평탄화공정을 염두한 것으로, 제1금속층(25)이 필요한 두께로 형성되어 있는 경우는 제2금속층(26)을 제1금속층(25)보다 두껍게 형성한 후 제1금속층(25)의 두께를 타겟으로 평탄화 공정을 실시하고, 제1금속층(25)이 필요한 두께보다 두껍게 형성되어 있는 경우는 제2금속층(26)을 제1금속층(25)보다 얇게 형성한 후 제2금속층(26)의 두께를 타겟으로 평탄화 공정을 실시할 수 있다.
도 2e에 도시된 바와 같이, 제1 및 제2금속층(25, 26)의 표면이 오픈되도록 평탄화 공정을 실시한다. 여기서, 평탄화 공정은 제1 및 제2금속층(25, 26)의 표면단차(Topology)를 제거하여 표면 균일도를 확보하기 위한 것으로, 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)으로 실시할 수 있다.
따라서, NMOS영역에는 제2금속패턴(26A), PMOS영역에는 제2금속패턴(26A)보다 일함수가 높은 제1금속층(25)이 각각 형성된다.
도 2f에 도시된 바와 같이, 제1금속층(25)과 제2금속패턴(26A) 상에 절연층(27)을 형성한다. 여기서, 절연층(27)은 게이트하드마스크 역할을 하기 위한 것으로 질화막으로 형성할 수 있다.
도 2g에 도시된 바와 같이, 패터닝을 실시하여 게이트패턴을 형성한다. 여기서, 패터닝은 절연층(27) 상에 감광막을 코팅하고 노광 및 현상으로 게이트패턴영역이 정의되도록 패터닝한 후 감광막을 식각마스크로 절연층(27)과 제1금속층(25)과 제2금속패턴(26A)을 식각하여 형성할 수 있다.
따라서, NMOS영역에는 4.7eV미만의 제2금속전극(26B)과 게이트하드마스 크(27A)가 적층된 게이트패턴, PMOS영역에는 적어도 4.7eV이상의 제1금속전극(25A)과 게이트하드마스크(27A)가 적층된 게이트패턴이 각각 형성된다.
본 발명은 성장억제층(24)을 형성한 후 표면 에너지에 민감하게 영향받는 원자층증착법으로 제1 및 제2금속층(25, 26)을 형성함으로써 서로 다른 일함수를 갖는 두가지 금속층을 식각공정을 실시하지 않고 형성할 수 있기 때문에 식각공정에 의한 게이트절연막(23)의 어택(Attack)을 방지할 수 있다.
또한, 듀얼 금속 게이트를 형성함으로써 폴리실리콘으로 게이트패턴 형성시 발생하는 폴리 공핍(폴리실리콘에 도핑되어 있는 불순물이 하부층 또는 상부층으로 확산 및 침투되는 현상)에 의한 소자의 신뢰성 열화를 방지할 수 있다.
한편, 본 실시예는 NMOS영역에 성장억제층을 형성하고, PMOS영역에 제1금속층을 형성한 후 NMOS영역에 제2금속층을 형성하였으나, PMOS영역에 성장억제층을 형성하고 NMOS영역에 제1금속층을 형성한 후 PMOS영역에 제2금속층을 형성할 수 있다. 이 경우, 제1 및 제2금속층은 NMOS영역에 형성되는 금속층이 PMOS영역에 형성되는 금속층보다 일함수가 낮도록 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법은 기판의 표면 에너지 상태 차이를 이용하여 선택적으로 상이한 일함수를 갖는 금속 게이트를 한 칩 내에 용이하게 형성할 수 있게 된다. 특히, 게이트절연막 상부를 손실없이 상이한 금속 게이트를 형성할 수 있어서 소자의 신뢰성도 향상시킬 수 있는 효과가 있다.
Claims (22)
- 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상의 제1영역에 제1금속층을 형성하는 단계;상기 제1금속층을 포함하는 전체구조 상에 제2금속층을 형성하는 단계;상기 제2금속층을 상기 제1금속층과 동일한 두께가 되도록 평탄화하여 제2영역에 잔류시키는 단계;상기 제1및 제2영역의 상기 제1 및 제2금속층 상에 절연층을 형성하는 단계; 및상기 절연층과 제1 및 제2금속층을 패터닝하는 단계를 포함하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1금속층을 형성하는 단계는,상기 제1영역의 게이트절연막 상에 성장억제층을 형성하는 단계;상기 제2영역의 게이트절연막 상에 제1금속층을 형성하는 단계; 및상기 성장억제층을 제거하는 단계를 포함하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 성장억제층을 형성하는 단계는,상기 게이트절연막 상에 성장억제층을 형성하는 단계; 및패터닝을 실시하여 상기 제1영역의 게이트절연막 상에만 성장억제층을 잔류시키는 단계를 포함하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 성장억제층은 자기조립단분자막(SAM;Self Assembled Monolayer)으로 형성하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 성장억제층은 알킬실란(alkylsilane) 또는 알칸산(alkanoic acid)계열인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 패터닝은 마이크로접촉프린팅으로 실시하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 성장억제층은 10Å∼1000Å의 두께로 형성하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 평탄화는,화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back)인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 제1영역은 PMOS영역이고, 상기 제2영역은 NMOS영역인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제9항에 있어서,상기 제1금속층은 상기 제2금속층보다 일함수가 낮은 물질인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제10항에 있어서,상기 제1금속층은 4.7eV미만(3.9eV∼4.6eV)의 일함수를 갖는 물질인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제11항에 있어서,상기 제1금속층은 Ta, TiAlN 및 TiSiN으로 이루어진 그룹 중에서 선택된 어느 하나인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제10항에 있어서,제2금속층은 적어도 4.7eV이상(4.7eV∼5.3eV)의 일함수를 갖는 물질인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제13항에 있어서,상기 제2금속층은 Pt, Ru, TiN, MoN, TaN 및 RuTa으로 이루어진 그룹 중에서 선택된 어느 하나인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 제1영역은 NMOS영역이고, 상기 제2영역은 PMOS영역인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제15항에 있어서,상기 제1금속층은 상기 제2금속층보다 일함수가 높은 물질인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제16항에 있어서,제1금속층은 적어도 4.7eV이상(4.7eV∼5.3eV)의 일함수를 갖는 물질인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제17항에 있어서,상기 제1금속층은 Pt, Ru, TiN, MoN, TaN 및 RuTa으로 이루어진 그룹 중에서 선택된 어느 하나인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제16항에 있어서,상기 제2금속층은 4.7eV미만(3.9eV∼4.6eV)의 일함수를 갖는 물질로 형성하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제19항에 있어서,상기 제2금속층은 Ta, TiAlN 및 TiSiN으로 이루어진 그룹 중에서 선택된 어느 하나인 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 및 제2금속층은 원자층증착법으로 형성하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
- 제21항에 있어서,상기 제1금속층은 100Å∼1000Å의 두께로 형성하는 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법.
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