CN101523567A - 去氟化工艺 - Google Patents

去氟化工艺 Download PDF

Info

Publication number
CN101523567A
CN101523567A CNA2007800379726A CN200780037972A CN101523567A CN 101523567 A CN101523567 A CN 101523567A CN A2007800379726 A CNA2007800379726 A CN A2007800379726A CN 200780037972 A CN200780037972 A CN 200780037972A CN 101523567 A CN101523567 A CN 101523567A
Authority
CN
China
Prior art keywords
deposition
layer
photoresistance
feature
critical dimension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800379726A
Other languages
English (en)
Other versions
CN101523567B (zh
Inventor
许东浩
金智洙
S·M.·列扎·萨贾迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN101523567A publication Critical patent/CN101523567A/zh
Application granted granted Critical
Publication of CN101523567B publication Critical patent/CN101523567B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Saccharide Compounds (AREA)

Abstract

提供一种在层内形成特征的方法。在该层上形成光阻层。图案化该光阻层以形成具有光阻侧壁的光阻特征，其中该光阻特征具有第一临界尺寸。在该光阻特征的该侧壁上沉积含氟的保形层，以减小该光阻特征的临界尺寸。将氟从该保形层中去除，同时将该保形层留在原地。将特征刻蚀入该层，其中该层的特征具有第二临界尺寸，该第二临界尺寸小于该第一临界尺寸。

Description

去氟化工艺
背景技术
[0001]本发明有关于半导体器件的形成。
[0002]在半导体晶圆处理过程中，半导体器件的特征(features)是利用熟知的图案化(patterning)和刻蚀工艺来定义的。在这些工艺中，将光阻(PR)材料沉积到晶圆上，然后在由中间掩模(reticle)过滤的光下曝光。中间掩模一般是一个玻璃板，上面形成有典型的特征几何图案，该几何图案阻挡光从该中间掩模中穿过。
[0003]光在穿过中间掩模后与该光阻材料的表面接触。光会改变光阻材料的化学成分，从而显影剂可以去除光阻材料的一部分。在使用正型(positive)光阻材料的情况下，被曝光过的区域被去除，在使用负型(negative)光阻材料的情况下，没有被曝光过的区域被去除。然后，刻蚀该晶圆以将不再被光阻材料保护的区域中的底层材料去除，并因而在晶圆中确定想要的特征。
[0004]现在已知的光阻有好几代。深紫外(DUV)光阻是在248nm的光下曝光的。为了便于理解，图1A是基板104上的层108的横断面示意图，基板104有图案化的光阻层112，该光阻层112在ARL(防反射层)110上，该ARL在层108上，以进行刻蚀并形成栈100。光阻图案具有一个临界尺寸(CD)，该临界尺寸可以是该最小特征的宽度116。目前，对248nm的光阻来说，使用传统工艺的情况下该光阻的典型的临界尺寸可以是230-250nm。因为光学特征依赖于波长，在较长波长下曝光的光阻理论上具有较大的最小临界尺寸。
[0005]如图1B所示，通过光阻图案可以刻蚀特征120。理想情况下，特征的临界尺寸(特征的宽度)等于光阻112中的特征的临界尺寸116。实际上，因为刻面(faceting)、光阻侵蚀或侧蚀(undercutting)，特征116的临界尺寸会比光阻112的临界尺寸更大。特征还可能是倾斜的，其中该特征的临界尺寸至少与该光阻的临界尺寸一样大，但是特征倾斜的地方在靠近特征底端处具有更小的宽度。这种倾斜可能导致不可靠的特征。
[0006]为了提供具有较小临界尺寸的特征，倾向于使用更短波长的光来生成特征。193nm的光阻是在193nm光下曝光的。使用相移中间掩模和其他技术，使用193nm的光阻就可以形成90-100nm临界尺寸的光阻图案。这就能够提供具有90-100nm临界尺寸的特征。157nm的光阻是在157nm光下曝光的。使用相移中间掩模和其他技术可以形成小于90nm临界尺寸的光阻图案。这就能够提供具有小于90nm临界尺寸的特征。
[0007]使用较短波长的光阻相对于使用较长波长的光阻可能带来更多的问题。为了获得与理论极限相近的临界尺寸，光刻装置要更精确，这就需要更昂贵的光刻设备。目前的193nm光阻和157nm光阻没有较长波长的光阻那么高的选择性，因此在等离子体刻蚀条件下更容易变形。
[0008]在刻蚀导电层时，例如在形成存储器器件时，需要在不降低性能的情况下提高器件的密度。
发明内容
[0009]为了完成前述要求，并根据本发明的目的，提供一种在层内形成特征的方法。在该层上形成光阻层。图案化该光阻层以形成具有光阻侧壁的光阻特征，其中该光阻特征具有第一临界尺寸。在该光阻特征的该侧壁上沉积含氟的保形层，以减小该光阻特征的临界尺寸。将氟从该保形层中去除，同时将该保形层留在原地。将特征刻蚀入该层，其中该层的特征具有第二临界尺寸，该第二临界尺寸小于该第一临界尺寸。
[0010]在本发明的另一种实施方式中，提供一种在层内形成特征的方法。在该层上形成光阻层。图案化该光阻层以形成具有光阻侧壁的光阻特征，其中该光阻特征具有第一临界尺寸。在该光阻特征的该侧壁上沉积含氟的保形层，以减小该光阻特征的临界尺寸。该在该光阻特征的该侧壁上沉积该层的步骤包含：使用第一气体化学品进行第一沉积，以形成第一沉积等离子体；及使用第二气体化学品进行第二沉积，以形成第二沉积等离子体，其中该第一气体化学品不同于该第二气体化学品。将氟从该保形层中去除，同时将该保形层留在原地。将特征刻蚀入该层，其中该层的特征具有第二临界尺寸，该第二临界尺寸不大于该第一临界尺寸的70％。
[0011]在本发明的另一种实施方式中，提供一种在层内形成特征的装置，其中该层由基板支撑，且其中该层被光阻掩模覆盖，该光阻掩模具有有第一临界尺寸的光阻特征。等离子体处理室，包含室壁，该室壁形成该等离子体处理室的外壳；基板支架，在该等离子体处理室的外壳内，用以支撑基板；气压调节器，用以调节该等离子体处理室的外壳内的气压；至少一个电极，用以向该等离子体处理室的外壳提供电源以维持等离子体；气体入口，用以向该等离子体处理室的外壳内提供气体；及气体出口，用以将气体从该等离子体处理室的外壳内排除。与该气体入口流体连接的气体源，包含第一沉积气体源，第二沉积气体源，去氟化气体源，及刻蚀剂气体源。控制器，可控地连接于该气体源和该至少一个电极，包含至少一个处理器及电脑可读介质。该电脑可读介质包含用以提供至少三个沉积周期以在光阻掩模上形成侧壁沉积，以在该光阻特征内形成具有第二临界尺寸的特征的电脑可读代码；用以去除该侧壁沉积内包含的氟的电脑可读代码；用以在至少三个沉积周期之后，将来自该刻蚀剂气体源的刻蚀剂气流提供至该等离子体处理室的电脑可读代码；以及用以使用该刻蚀剂气体在该层内刻蚀特征的电脑可读代码，其中该层中的该特征具有第三临界尺寸。该用以提供至少三个沉积周期以在光阻掩模上形成侧壁沉积，以在该光阻特征内形成具有第二临界尺寸的特征的电脑可读代码包含用以将来自该第一沉积气体源的第一沉积气流提供至该等离子体处理室外壳内的电脑可读代码，用以停止从该第一沉积气体源流向该等离子体处理室外壳内的第一沉积气流的电脑可读代码，用以在该第一沉积气流被停止之后，将来自该第二沉积气体源的第二沉积气流提供至该等离子体处理室外壳内的电脑可读代码，以及用以停止从该第二沉积气体源流向该等离子体处理室外壳内的第二沉积气流的电脑可读代码。
[0012]在本发明的另一种实施方式中，提供一种形成多个导线的方法。将导电层置于基板上。形成掩模，其中该掩模定义多个掩模线和掩模空隙，该掩模空隙在该掩模线之间。在该光阻的该侧壁上沉积含氟的保形层。将氟从该保形层中去除，同时将该保形层的其余部分留在原地。透过该掩模对该导电层进行刻蚀，以形成导线和空隙，该空隙在该导线之间，其中该导线具有宽度且该导线之间的空隙具有宽度，其中该导线之间的该空隙的宽度小于该掩模空隙的宽度，且其中该导线的宽度大于该掩模线的宽度。
[0013]在下面对本发明的详细描述中，结合附图，对本发明的这些和其他特征作出详细的描述。
附图说明
[0014]本发明是采用附图中的示例的方式进行描绘的，而不是采用限制的方式，其中类似的参考数字表示相似的元件，其中：
[0015]图1A-B是根据现有技术刻蚀的栈的横断面示意图。
[0016]图2是在本发明的实施方式中使用的工艺的高层次的流程图。
[0017]图3A-E是根据本发明的实施方式处理的栈的横断面示意图。
[0018]图4是在光阻特征的侧壁上沉积层以减少临界尺寸的步骤的更详细的流程图。
[0019]图5是在实现本发明时使用的等离子体处理室的横断面示意图。
[0020]图6是一个沉积层的横断面示意图，其中整个沉积层仅仅使用了第一沉积相沉积。
[0021]图7是一个沉积层的横断面示意图，其中整个沉积层仅仅使用了第二沉积相沉积。
[0022]图8A-B描绘了计算机系统，该计算机系统适合用来实现本发明的实施方式中使用的控制器。
[0023]图9A-C是根据现有技术，用来形成导线的光阻掩模的横断面示意图。
[0024]图10A-F是根据本发明的实施方式处理的导电层的横断面示意图。
[0025]图11是刻蚀步骤的流程图。
[0026]图12A-E是根据本发明的实施例处理的导电层的横断面示意图。
[0027]图13是用来实现本发明中用作刻蚀导电层的器件的示例性描绘。
具体实施方式
[0028]现在参考本发明附图中描绘的几个优选实施方式，对本发明作出详细的描述。在下面的描述中，会提到几个具体的细节，以便于对本发明作出完整的理解。然而，显然，对于本领域的技术人员来说，没有其中的一些或全部细节，本发明仍然能够实施。在其他情况下，没有对熟知的工艺步骤/结构作出描述，以免不必要的使本发明的重点模糊。
[0029]本发明提供具有小临界尺寸的特征。更精确地说，本发明提供具有比用以刻蚀特征的光阻图案的临界尺寸更小的临界尺寸的特征。
[0030]为了便于理解，图2是在本发明的实施方式中使用的工艺的高层次的流程图。提供具有图案的光阻掩模(步骤204)。图3A是基板304上要被刻蚀的层的横断面示意图，有一个具有特征314的图案化的光阻掩模312，该光阻掩模312在ARL 310上，该ARL 310在将被刻蚀形成栈300的层308上。该光阻掩模具有光阻特征的临界尺寸(CD)，该临界尺寸是最小的可能特征的宽度316的最宽的部分。目前，对于248nm光阻来说，如果使用传统工艺，该光阻的典型的临界尺寸为230-250nm。
[0031]然后在该光阻特征的侧壁上沉积层，以减小临界尺寸(步骤208)。图3B是图案化的光阻掩模312的横断面示意图，其中在特征314的侧壁上沉积了一层含氟层320。可以使用各种类型的材料，以在光阻掩模312的侧壁上形成含氟层320。一种优选方案是使用氟基的化学品，其沉积含氟的聚合物，例如氟碳聚合物(与CH3F气体)。该含氟沉积层320包含氟分子350，以及其他类型的材料。
[0032]该含氟沉积层320在该光阻特征314内形成沉积层特征322，其中该沉积层特征322具有减小了的临界尺寸324，该临界尺寸324比光阻层特征314的临界尺寸316更小。优选地，该沉积层特征322的该减小了的临界尺寸324比光阻特征的临界尺寸316小至少30％(也就是说不大于光阻特征的临界尺寸316的70％)。更优选地，该沉积层特征322的该减小了的临界尺寸324比光阻特征的临界尺寸316小至少40％(也就是说不大于光阻特征的临界尺寸316的60％)。更优选地，该沉积层特征322的该减小了的临界尺寸324比光阻特征的临界尺寸316小至少50％(也就是说不大于光阻特征的临界尺寸316的50％)。例如，该沉积层还具有减小了的临界尺寸316，该减小了的临界尺寸316比光阻特征的临界尺寸316小99％。还要求该沉积层特征322具有大体竖直的侧壁328，如图所示，该侧壁328是高度保形的。大体竖直的侧壁328的一个实施例是从下到上与特征的底端呈88°到90°夹角的侧壁。保形侧壁具有沉积层，该沉积层从特征的顶端到底端具有大致相同的厚度。非保形侧壁可能形成刻面或面包条状生成物，这会带来不是大体竖直的侧壁。倾斜侧壁(来自刻面生成物)或面包条状侧壁会增大沉积层的临界尺寸并提供不好的刻蚀掩模。优选地，在侧壁上的沉积比在光阻特征的底端更厚。更优选地，没有层沉积在在光阻特征的底端。
[0033]当使用含氟聚合物形成该含氟层320时，在后续刻蚀工艺中，在含氟聚合物和用来刻蚀的气体之间发生的化学反应会促进对该聚合物的去除，因为含氟聚合物中具有氟350。因此，理想的是在刻蚀步骤之前从沉积的保形层中去除氟350，以防止含氟沉积层320中包含的氟350干扰后续的刻蚀步骤。
[0034]去除沉积层320中包含的氟(步骤210)。图3C是从沉积层320中去除氟的横断面示意图。在本发明的一个实施方式中，当使用含氟聚合物形成含氟沉积层320时，对该沉积层320进行氮/氧等离子体处理以首先从该沉积层320中去除氟350。这叫做去氟化(DF)工艺。
[0035]在本发明的一个实施方式中，氮/氧混合气体被充电，变成氮/氧等离子体。该氮/氧等离子体容纳在等离子体室中。然后，在该氮/氧等离子体中对形成沉积层320的含氟聚合物进行处理。这会使得在氮/氧等离子体和含氟聚合物之间发生等离子体驱动的化学反应。化学反应的一个作用是含氟聚合物中的氟分子350被释放，从而被从形成沉积层320的聚合物中去除，同时将余下的聚合物保留在原地。
[0036]关于氮/氧气体组合，在本发明的一个实施方式中，优选地，氮气和氧气的比率在体积比为10份氮气对1份氧气(10:1)到1份氮气对10份氧气(1:10)之间的范围内。更优选地，氮气和氧气的比率在3份氮气对1份氧气(3:1)到1份氮气对1份氧气(1:1)之间的范围内。更优选地，氮气和氧气的比率为2份氮气对1份氧气(2:1)。在本发明的其他实施方式中，氮气应当比氧气多。
[0037]在本发明的一个实施方式中，氮气以50标准立方厘米每分钟(sccm)的速度流入该等离子体室，而氧气以150sccm的速度流入该等离子体室。
[0038]对于去氟化工艺发生的该等离子体室，优选地，室内的气压应当小于100毫托(mT)。更优选地，室内气压应当为30mT。优选地，RF电源功率应当在50瓦到1000瓦之间。更优选地，RF电源功率应当是50瓦，频率为27兆赫兹(MHz)等离子体频率。优选地，温度应当在-50摄氏度(℃)到140℃之间。优选地，该等离子体处理应当持续10秒。
[0039]将氟从含氟沉积层320中去除之后，穿过该沉积层特征322将特征刻蚀入待刻蚀层308。图3D显示了刻蚀入该待刻蚀层308的特征332(步骤212)。在本实施例中，刻蚀入该待刻蚀层308的特征332具有临界尺寸336，该临界尺寸366等于沉积层特征322的临界尺寸324。实际上，特征332的临界尺寸336比沉积层320的特征322的临界尺寸324稍大。然而，因为沉积层特征322的临界尺寸324比光阻312的临界尺寸316小很多，待刻蚀层308内的特征332的临界尺寸336仍然比光阻312的临界尺寸316要小。如果沉积层的临界尺寸324仅仅比光阻的临界尺寸稍小，或者如果该沉积层被刻面(faceted)或面包条化(bread loafed)，那么该待刻蚀层的临界尺寸可能不会比光阻的临界尺寸小。另外，该刻面或面包条化沉积层可能导致该待刻蚀层内的刻面或不规则形状的特征。最好能最小化在该光阻特征底部的沉积。优选地，刻蚀入该待刻蚀层308的特征332的临界尺寸336比光阻特征的临界尺度316小至少30％。更优选地，刻蚀入该待刻蚀层308的特征332的临界尺寸336比光阻特征的临界尺度316小至少40％。最优选地，刻蚀入该待刻蚀层308的特征332的临界尺寸336比光阻特征的临界尺度316小至少50％。
[0040]然后将该光阻和沉积层剥离(步骤216)。这可以一步完成，也可以作为独立的沉积层去除步骤和光阻剥离步骤两个分开的步骤完成。在剥离工艺中可以使用灰化技术。图3E显示了去除沉积层和光阻掩模之后的栈300。还可以执行其他的形成步骤(步骤220)。例如，在该特征中可以形成接触点340。为了提供双嵌入结构，在接触点形成之前可以先形成沟槽。在接触点形成之后也可以执行其他的工艺。
[0041]图4是在光阻特征的侧壁上沉积层以减少临界尺寸的步骤208的更详细的流程图。在一个实施方式中，在光阻特征的侧壁上沉积层以减少临界尺寸的步骤208包含第一沉积相404和第二沉积相408。
电介质刻蚀的实施例
[0042]图5是等离子体处理室500的示意图，该等离子体处理室500可以用来沉积该层、去氟化、刻蚀和剥离。该等离子体处理室500包含限制环502，上电极504，下电极508，气体源510和排气泵520。该气体源510包含第一沉积气体源512和第二沉积气体源516。在本发明的一个实施方式中，气体源510可以包含其他的气体源，例如去氟化气体源514和刻蚀气体源518。在本发明的另一个实施方式中，使用独立的等离子体处理室来沉积该层、去氟化、刻蚀和剥离。
[0043]在等离子体处理室500内，基板304位于下电极508上。下电极508包含一个合适的基板夹持机制(例如静电的，机械夹持或类似方式)以固定基板304。反应器顶528包含上电极504，该上电极504直接对着下电极508设置。上电极504、下电极508和限制环502确定了受限等离子体。由气体源510将气体供应到该受限等离子体内，并由排气泵将气体从该受限等离子体内通过限制环502和排气口排除。第一RF电源544电性连接于上电极504。第二RF电源548电性连接于下电极508。室壁552围绕该限制环502、上电极504和下电极508。第一RF电源544和第二RF电源548可包含27MHz电源和2MHz电源。可能有不同的RF电源与电极的结合方式。加利福尼亚州佛利蒙市的LAM Research公司的Exelan HPTTM的情况下，其基本上与具有与室相连的涡轮泵的Exelan HP相同，可以在本发明的一个优选实施例中使用。27MHz和2MHz电源都组成了与下电极相连的第二RF电源548，上电极接地。控制器535可控地连接于RF电源544、548、排气泵520和气体源510。当该待刻蚀层308是电介质层，例如氧化硅或有机硅玻璃时，可以使用Exelan HPT。
[0044]图8A和图8B描绘了计算机系统1300，该计算机系统1300适合用来实现本发明的实施方式中使用的控制器535。图8A显示了计算机系统的一种可能的物理形式。当然，计算机系统可以有多种物理形式，从集成电路路、印刷电路板、小型手持装置到大型超级电脑。计算机系统1300包括监视器1302、显示器1304、罩1306、磁盘驱动1308、键盘1310和鼠标1312。盘1314是电脑可读介质，用来将数据传入和传出电脑系统1300。
[0045]图8B是计算机系统1300方框图的一个实施例。多种子系统与系统总线1320相连。处理器(一个或多个)1322(也称为中央处理单元或CPU)，与存储器件耦合，存储器件包括存储器1324。存储器1324包括随机存取存储器(RAM)和只读存储器(ROM)。作为熟知技术，ROM用于向CPU单向传输数据和指令而RAM一般以双向方式传输数据和指令。这两种类型的存储器可以包括下述的任何合适的计算机可读介质。固定盘1326也双向耦合于CPU1322，它提供了额外的数据存储能力，也可以包括下述任何计算机可读介质。固定盘1326可以用来存储程序、数据和类似的，且一般是比主存储介质慢的第二级存储介质(例如硬盘)。可以知道，保存在固定盘1326中的信息，在合适的情况下，被用标准方式存储为存储器1324内的虚拟存储器。可移除磁盘1314可以采用下述的任何一种计算机可读介质的形式。
[0046]CPU 1322还与各种输入/输出器件耦合，例如显示器1304，键盘1310，鼠标1312和扬声器1330。一般来说，输入/输出器件可以是视频显示器、轨迹球、鼠标、键盘、麦克风，触摸屏、转换读卡器、磁带或纸带阅读器、平板、手写笔、声音或手写识别器、生理特征阅读器或其他电脑中的任何一种。可选地，CPU 1322通过网络接口1340与另一台电脑或通信网络耦合。利用这种网络接口，可以预计CPU可以从网络接收信息，或将信息输出到网络，在执行上述的方法步骤的时候。而且，本发明的方法实施方式可以在单独的CPU 1322上执行，也可以通过网络(例如因特网)与共享处理的部分的远程CPU连接来执行。
[0047]另外，本发明的实施方式还有关于具有计算机可读介质的计算机存储产品，该计算机可读介质具有执行各种计算机完成的操作的计算机代码。该介质和计算机代码可以是为本发明的目的特别设计和构造的，也可以是对计算机软件领域的技术人员来说熟知并可以取得的。计算机可读介质的实施例包括但不限于磁性介质例如硬盘、软盘和磁带，光学介质例如CD-ROM和全息器件，磁光介质例如光软盘，以及特别配置为存储和执行代码的硬件器件例如专用集成电路(ASICs)，可编程逻辑器件(PLDs)和ROM及RAM器件。计算机代码的实施例包括机器代码，例如用编译器产生的，以及包含高级代码的文件，该文件由电脑使用解释器执行。计算机可读介质还可以是通过嵌入载波的计算机数据信号传送，并代表处理器执行的指令序列的计算机代码。
[0048]其他的实施例可以使用其他的沉积器件。
[0049]第一沉积相404的一个实施例可以是CH3F沉积，在60毫托气压下，使用250sccm(标准立方厘米每分钟)Ar和50sccm的CH3F的化学品，通过对涡轮泵1000设定缸阀来建立。27MHz的RF电源提供500瓦的能量，而2MHz的RF电源提供100瓦的能量。室内温度维持在20℃。用来冷却基板的氦气冷却压强为15托。
[0050]第二沉积相408的一个实施例可以是C4F6/O2/CO沉积，在50毫托气压下，使用270sccm的Ar和12sccm的C4F6，8sccm的O2以及100sccm的CO，通过对涡轮泵1000设定缸阀来建立。27MHz的射频电源提供1500瓦的电能，而2MHz的射频电源提供480瓦的电能。室内温度维持在20℃。用来冷却基板的氦气冷却压强为15托。
[0051]图6是沉积层620的横断面示意图，其中整个沉积层620仅仅使用第一沉积相沉积。该沉积层620是在光阻掩模612上形成的，光阻掩模612在ARL 610上，ARL 610在待刻蚀层608上，待刻蚀层608在基板604上。该光阻掩模612形成特征614。在本实施例中，第一沉积形成“面包条状”沉积层。该面包条状沉积层由特征顶端的较厚的侧壁沉积636和特征底端的较薄的(或没有)侧壁沉积632表征。因此，此沉积提供非保形的侧壁沉积。这种沉积没有提供需要的大体竖直的侧壁。该面包条状沉积层最终顶端会塌陷，然后就无法用作掩模层，从而该接触点就会被关闭因而刻蚀无法完成。
[0052]图7是沉积层720的横断面示意图，其中整个沉积层720仅仅使用了第二沉积相沉积。该沉积层720是在光阻掩模712上形成的，光阻掩模712在ARL 710上，ARL 710在待刻蚀层708上，待刻蚀层708在基板704上。在本实施例中，第一沉积形成“刻面”沉积层。该刻面沉积层由特征顶端的较薄的(或没有)的侧壁沉积732和特征底端的较厚的侧壁沉积736表征。因此，此沉积提供非保形的侧壁沉积。如果靠近顶端的侧壁太薄，会形成光阻掩模712的刻面740。这种沉积没有提供需要的大体竖直的侧壁。光阻掩模角落的刻面会引起低刻蚀选择性和快速掩模侵蚀。掩模的刻面还会导致刻蚀形貌的刻面。在几乎所有情况下，一旦掩模被刻面，那么最终的刻蚀形貌也被刻面，因为掩模竖直形貌一般都被转化为刻蚀掉的材料。
[0053]因此在本发明的优选实施方式的实施例中，上面实施例中的第一沉积相404和第二沉积相408交互进行6个周期，其中第一沉积相404进行2秒而第二沉积相408进行25秒。这样的沉积将具有第一沉积相404的第一沉积，然后是第二沉积相408的第二沉积，然后是第一沉积相404的第三沉积，然后是第二沉积相408的第四沉积，如此重复一直到有第十二沉积。
[0054]控制该第一刻蚀相位404和该第二刻蚀相位408的刻蚀时间比的能力提供了另一个控制变量。合适的比率会带来大体上竖直和保形的侧壁，如图3B所示。这种沉积层还可以保护光阻掩模以增加刻蚀选择性。本发明提供的可以用来控制沉积形貌的其他的刻蚀参数有：周期数、总沉积时间、沉积1/沉积2时间比，气体化学品比(例如CH3F/O2比或C4F6/O2比)。可以使用其他的气体化学品，例如用CH2F2代替CH3F或用C4F8代替C4F6等。
[0055]形成具有更小的临界尺寸，同时又不改变光阻的能力，使得在不购买新的光刻设备的情况下可以得到更小的特征。在使用新一代光阻的时候，本发明对新一代的光阻提供小的临界尺寸。
[0056]在其他的实施方式中，可以使用三种或更多的不同的气体化学品来提供三种或更多的不同的沉积相。
导电层刻蚀的实施例
[0057]在导线(例如金属连线或象闪存等存储器件)形成过程中，需要增加导线的厚度和/或减少导线间的间隔的临界尺寸。图9A是根据现有技术，当导线之间的间隔太近的时候，用来形成导线的光阻掩模的横断面示意图。在基板1504(例如晶圆)上放置阻障层1506。在阻障层1506上形成导电层1508，例如金属层或多晶硅层。在导电层1508上形成防辐射层(ARL)1510，例如DARC层。在ARL1510上形成光阻掩模1512。在本实施例中，光阻掩模1512形成了导线掩模1514，在该导线掩模1514间的间隙内形成有光阻残留1518。光阻残留1518的出现是由导线掩模1514间的空隙太小导致的，因为从小间隙内取出残留更加困难。这会限制可以提供的导线的密度。
[0058]图9B是用来形成导线的光阻掩模1512b的另一个横断面示意图，该光阻掩模1512b在现有技术中用来克服间隙太小引起的问题。本实施例中的导线掩模1514b被造的更薄，从而允许间隙1520更宽以防止光阻残留并保持与前一个实施例相同的节距或密度。这种方案的一个缺点是更薄的导线模板1514b导致更薄的导线。更薄的导线可能带来更低的可靠性和更差的性能。更薄的导线会导致更小的晶体管区域，这会引起短沟效应(short channel effect)和其他的性能问题，例如短沟效应和高字线(wordline)阻抗(使得速度更慢)。
[0059]图9C是用来形成导线的光阻掩模1512c的另一个横断面示意图，该光阻掩模1512c在现有技术中用来克服间隙太小引起的问题。在一些应用中，需要导线掩模1514c具有与间隙1522相同的宽度。由于在本实施例中，间隙1522被造的更宽以防止光阻残留，因而导线掩模1514c也更宽。结果是，节距增加同时导线的密度减少。
[0060]需要通过减小导线间的空隙，同时保持更宽的线宽，来提供更密集放置的导线。
[0061]图2中显示的高层次流程将被用来帮助理解本发明的实施方式。提供图案化的光阻掩模(步骤204)。图10A是基板1604上的阻障层1606上的待刻蚀的导电层1608的横断面示意图，图案化的光阻掩模在ARL 1610上形成掩模线1614，其间有掩模空隙1620，ARL 1610在待刻蚀的导电层1608上。光阻掩模具有空隙临界尺寸(CD)，该空隙临界尺寸为空隙的宽度1616，以及导线临界尺寸，该导线临界尺寸为掩模线1614的宽度1626。目前，对于248nm光阻来说，空隙宽度临界尺寸的典型的临界尺寸为0.16um。一般来说，光阻内的空隙的宽度被制造为足够宽，以提供光阻内空隙的形成，同时不在空隙内留下残留。光阻掩模线的宽度足够窄以增加导线的密度。
[0062]然后将含氟的保形层沉积在光阻特征的侧壁上，以减小空隙的宽度(步骤208)。图10B是图案化的光阻掩模1612的横断面视图，在掩模1612的侧壁上沉积有一个层1630。沉积层1630包含氟1650。该含氟沉积层1630在掩模空隙内形成沉积层空隙1632，其中沉积层空隙1632具有减小了的宽度(临界尺寸)1634，该减小了的宽度1634比掩模空隙的宽度1616要小。而且，含氟沉积层1630形成沉积层掩模线，该掩模线的宽度1638比掩模线1614的宽度1626要大。优选地，该沉积层空隙1632的该减小了的宽度1634比掩模空隙1620的宽度1616要小至少20％(也就是说不大于掩模空隙1620的宽度1616的80％)。更优选地，该沉积层空隙1632的该减小了的宽度1634比掩模空隙1620的宽度1616要小至少50％(也就是说不大于掩模空隙1620的宽度1616的50％)。最优选地，该沉积层空隙1632的该减小了的宽度1634比掩模空隙1620的宽度1616要小至少70％(也就是说不大于掩模空隙1620的宽度1616的30％)。理想的是在该沉积层形成大体竖直的侧壁1642，如图所示，该侧壁1642是高度保形的。大体竖直的侧壁的一个实施例是从下到上与空隙的底端呈88°到90°夹角的侧壁。保形侧壁具有沉积层，该沉积层从空隙的顶端到底端具有大致相同的厚度。此导电层刻蚀工艺能够在单一沉积中提供保形层。
[0063]在刻蚀导电层的优选实施方式中，含氟沉积层在所有方向都是保形的(各向同性的)。这使得ARL 1610上的层与掩模侧壁上的层的厚度大致相同。
[0064]去除沉积层1630内的氟。图10C是图案化的光阻掩模1612的横断面示意图，在该掩模1612的侧壁上沉积有层1630，已经去除了该沉积层1630内的氟1650，同时余下的沉积层1630留在原地。在本发明的一个实施方式中，使用氮/氧结合等离子体对该含氟沉积层1630进行处理，这会使得在氮/氧等离子体和含氟沉积层1630之间发生等离子体驱动的化学反应。该沉积层1630中的氟分子1650被释放，从而被从该沉积层1630中去除，同时将余下的沉积层留在原地。
[0065]透过该沉积层1630对该导电层1608进行刻蚀(步骤212)。在本实施例中，该刻蚀步骤包含至少两个独立的刻蚀，如图11中所示。使用各向异性沉积层刻蚀来对该沉积层1630进行刻蚀(步骤1704)。图16D是经过该沉积层各向异性刻蚀之后，基板的横断面视图。留下的沉积层形成了围绕掩模线1614的侧壁1642。使用各向异性导电层刻蚀来对导电层1608进行刻蚀(步骤1708)。图10E是导电层经过刻蚀的基板的横断面图，以形成中间形成有空隙1650的导线1646。导线1646具有宽度1648，该导线之间的空隙具有宽度1652，如图10E所示。优选地，该导线之间的空隙1650的宽度1652比掩模线间的空隙1620的宽度1616要小至少20％。更优选地，该导线之间的空隙1650的宽度1652比掩模线间的空隙1620的宽度1616要小至少50％。最优选地，该导线之间的空隙1650的宽度1652比掩模线间的空隙1620的宽度1616要小至少70％。
[0066]然后将该光阻和沉积层剥离(步骤216)。这可以一步完成，也可以作为独立的沉积层去除步骤和光阻玻璃步骤两个分开的步骤完成。在剥离工艺中可以使用灰化技术。图10F显示了去除沉积层和光阻掩模之后的栈1600。还可以执行其他的形成步骤(步骤220)。例如，使用该导线形成存储器器件的一部分。
[0067]产生的结构提供了具有更小空隙和更宽导线的高密度的器件。在本实施例中，导线1646的宽度1648大致等于空隙1650的宽度1652。本实施方式也可以提供其他的导线宽度与空隙宽度的比率。优选地，该掩模线的宽度与该掩模线间的空隙的宽度的比率小于1:1，其中该导线宽度与该导线间的空隙的宽度的比率不小于1:1，更优选地，该比率大于1:1。这种比率对于提供更高密度的存储器件更有用，其中该导线层是多晶硅。
[0068]在本发明的另一实施方式中，该掩模线的宽度与该空隙的宽度大致相等。图12A是在基板1804上的阻障层1806上的待刻蚀的导电层1808的横断面视图，该图案化的光阻掩模1812形成掩模线1814，其间具有掩模空隙1820，该光阻掩模1812位于ARL 1810上，ARL 1810位于待刻蚀的导电层1808上。该光阻掩模具有空隙临界尺寸，该空隙临界尺寸是该空隙的宽度1816，以及线临界尺寸，该线临界尺寸是掩模线1814的宽度1826。一般来说，光阻内的空隙的宽度要制造的足够宽，以提供光阻内空隙的形成，同时不在空隙内留下残留。
[0069]然后将含氟的保形层沉积在光阻特征的侧壁上，以减小空隙的宽度(步骤208)。图1812B是图案化的光阻掩模1812的横断面视图，在掩模1812的侧壁上沉积有层1830。沉积层1830包含氟1850。该含氟沉积层1830在掩模空隙内形成沉积层空隙1832，其中沉积层空隙1832具有减小了的宽度(临界尺寸)1834，该减小了的宽度1834比掩模空隙的宽度1816要小。而且，该含氟沉积层1830形成沉积层掩模线，该沉积层掩模线的宽度1838比掩模线1814的宽度1826要大。
[0070]去除沉积层1830内的氟。图12C是图案化的光阻掩模1812的横断面示意图，在该掩模1812的侧壁上沉积有一层1330，已经去除了该沉积层1830内的氟1850，同时余下的沉积层1830留在原地。在本发明的一个实施方式中，使用氮/氧组合等离子体对该含氟沉积层1830进行处理，这会使得在氮/氧等离子体和含氟沉积层1830之间发生等离子体驱动的化学反应。该沉积层1830中的氟分子1850被释放，从而被从该沉积层1830中去除，同时将余下的沉积层留在原地。
[0071]透过该沉积层1830对该导电层1808进行刻蚀(步骤212)。图18D是导电层经过刻蚀的基板的横断面图，以形成中间形成有空隙1850的导线1846。导线1846具有宽度1848，该导线之间的空隙具有宽度1852，如图12D所示。
[0072]然后将该光阻和沉积层剥离(步骤216)。图12E显示了去除沉积层和光阻掩模之后的栈1800。还可以执行其他的步骤(步骤220)。例如，使用该金属线电性连接各种器件。
[0073]所产生的结构提供了空隙更小的更宽的导线。在本实施例中，尽管金属导线可能和前面所做的具有相同的密度，然而却提供了具有更小空隙的更宽的导线，从而提高了导线的性能，例如减小了阻抗。本发明可以提供比原始掩模的线宽超过100％以上的导线线宽。更优选地，导线线宽比原始掩模的线宽超过150％以上。在本实施方式中，沉积步骤是按顺序进行的，而不是同时进行的。
示例性配方
[0074]在一个示例性配方中，可以用来进行沉积和刻蚀该沉积层与该导电层的器件是加利福尼亚州佛利蒙市的LAM Research公司的2300 VersysTM。图13是用来进行沉积和刻蚀该沉积层的这样一种器件1900的示意图。等离子体工艺室1900包含电感天线(或线圈)1902、气体分配板(GDP)1904、基板支架1908、气体源1910和排气泵1920。该气体源1910流体连接于该气体分配板1904，并包含沉积气体源1912、去氟化气体源1914和刻蚀气体源1916。气体源1910可以包含其他的气体源，例如第二刻蚀或沉积气体源。在该等离子工艺室1900中，基板1604被置于基板支架1908上。该基板支架1908包含一个合适的基板夹持机制(例如静电的，机械夹持或类似方式)以固定基板1604。反应器顶1928包含石英电介质窗口1976，该石英电介质窗口1976允许能量从天线1902传送到室内。该电介质窗口1976、该基板支架1908和阳极化的铝室壁1952确定了受限等离子体。由气体源1910将气体供应到该受限等离子体内，并由排气泵1920将气体从该受限等离子体内通过排气口排除。第一RF电源1944电性连接于该天线。第二RF电源1948电性连接于基板支架1908。在本实施例中，第一RF电源1944提供频率为13.56MHz的信号，第二RF电源1948提供频率为13.56MHz的信号。
[0075]在沉积层沉积期间(步骤1702)，向室内提供140毫托的压强。RF电源在27MHz等离子体频率下提供400瓦的能量。气流是CH3F和N2的结合，其中CH3F的流速是150sccm而N2的流速是75sccm。
[0076]在对该沉积层进行各向异性刻蚀期间(步骤1704)，向室内提供140毫托的压强。第一RF电源1944在27MHz等离子体频率下通过天线1902向该等离子体1940提供800瓦的能量。对该基板支架应用-175伏特的偏压，以加速正离子向基板的运动从而协助刻蚀。该刻蚀气体源1916提供75sccm的CF4。
[0077]使用四种刻蚀：BT(击穿)刻蚀、ME1(主刻蚀1)、ME2(主刻蚀2)和OE(过刻蚀)来完成对该导电层的各向异性刻蚀(步骤1708)。对于BT刻蚀提供40毫托的气压。在27MHz等离子体频率下通过天线1902向室1900提供800瓦的能量。对该基板支架1908应用-175伏特的偏压，以加速离子向基板的运动从而协助刻蚀。该刻蚀气体源提供75sccm的CF4大约10秒。
[0078]对于ME1提供40毫托的气压。通过天线1902向室1900提供800瓦的能量。对该基板支架1908应用-90伏特的偏压，以加速离子向基板的运动从而协助刻蚀。该刻蚀源提供100sccm的氯气，100sccm的HBr，以及5sccm的氧气大约45秒。
[0079]对于ME2提供20毫托的气压。通过天线1902向室1900提供400瓦的能量。对该基板支架1908应用-170伏特的偏压，以加速离子向基板的运动从而协助刻蚀。该刻蚀源提供20sccm的氯气，360sccm的HBr，以及5sccm的氧气。使用终点(endpoint)检测来确定何时停止刻蚀。
[0080]对于OE提供60毫托的气压。通过天线1902向室1900提供500瓦的能量。对该基板支架1908应用-210伏特的偏压，以加速离子向基板的运动从而协助刻蚀。该刻蚀源提供267sccm的氦气，133sccm的HBr，以及2sccm的氧气大约80秒。
[0081]然而，也可以使用其他的材料，例如包含碳氢化合物的聚合物，来形成该沉积层，与含氟的聚合物沉积相比，这些材料导致更多的PR扭动(wiggling)和条纹(striation)。因此，更优选地，使用含氟聚合物来形成沉积层。
[0082]其他的实施方式可以使用硬掩模(hardmask)来作为掩模。在这样的实施方式中，可以用光阻掩模打开硬掩模。将沉积层置于硬掩模上以减小空隙。在替代方案中，在刻蚀硬掩模之间，将沉积层可以置于光阻上。
[0083]尽管本发明是采用几个优选实施方式来进行描述的，然而，在本发明的范围内，存在替换、变更和各种等同替代。应当注意，可以用很多替代方式完成本发明的方法和装置。因此，本发明的权利要求应当被解释为，所有的替换、变更和各种等同替代都应当落入本发明的精神和范围。
权利要求书(按照条约第19条的修改)
27.根据权利要求26所述的装置，其中该光阻掩模上的侧壁沉积包含氟，且当向该等离子体处理室的外壳内提供去氟化气流的时候，该氟被去除。
28.根据权利要求26-27中任一项所述的装置，
其中该气体源进一步包含第三沉积气体源，及
其中该电脑可读介质进一步包含
用以在该第二沉积气流被停止之后，将来自该去第三沉积气体源的第三沉积气流提供至该等离子体处理室外壳内的电脑可读代码；及
用以停止从该第三沉积气体源流向该等离子体处理室外壳内的第三沉积气流的电脑可读代码。
29.一种在层内形成特征的装置，其中该层由基板支撑，且其中该层被光阻掩模覆盖，该光阻掩模具有有侧壁和第一临界尺寸的光阻特征，该装置包含：
等离子体处理室，包含：
室壁，该室壁形成该等离子体处理室的外壳；
基板支架，其在该等离子体处理室的外壳内，用以支撑基板；
气压调节器，用以调节该等离子体处理室的外壳内的气压；
至少一个电极，用以向该等离子体处理室的外壳提供电源以维持等离子体；
气体入口，用以向该等离子体处理室的外壳内提供气体；及
气体出口，用以将气体从该等离子体处理室的外壳内排除；
与该气体入口流体连接的气体源，包含：
第一沉积气体源；
去氟化气体源；及
刻蚀剂气体源；
控制器，可控地连接于该气体源和该至少一个电极，包含：
至少一个处理器；及
电脑可读介质，包含：
用以提供至少一个沉积周期以在该光阻特征的该侧壁上形成含氟的保形层以减小该光阻特征的该第一临界尺寸的电脑可读代码；
用以在该至少一个沉积周期完成后，提供至少一个去氟化周期，以从该含氟的保形层中去除氟的电脑可读代码；及
用以在该至少一个去氟化周期完成后，提供至少一个刻蚀周期以将特征刻蚀入该层电脑可读代码，其中该层的特征具有第二临界尺寸，该第二临界尺寸小于该光阻特征的该第一临界尺寸。
30.根据权利要求29所述的装置，其中用以提供至少一个沉积周期以在该光阻特征的该侧壁上形成含氟的保形层的该电脑可读代码进一步包含：
用以将来自该第一沉积气体源的第一沉积气流提供至该等离子体处理室外壳内的电脑可读代码；及
用以停止从该第一沉积气体源流向该等离子体处理室外壳内的第一沉积气流的电脑可读代码。
31.根据权利要求30所述的装置，
其中该气体源进一步包含第二沉积气体源；及
其中用以提供至少一个沉积周期以在该光阻特征的该侧壁上形成含氟的保形层的该电脑可读代码进一步包含：
用以在该第一沉积气流被停止之后，将来自该第二沉积气体源的第二沉积气流提供至该等离子体处理室外壳内的电脑可读代码，其中该第二沉积气体不同于该第一沉积气体；及
用以停止从该第二沉积气体源流向该等离子体处理室外壳内的第二沉积气流的电脑可读代码。
32.根据权利要求31所述的装置，
其中该气体源进一步包含第三沉积气体源；及
其中用以提供至少一个沉积周期以在该光阻特征的该侧壁上形成含氟的保形层的该电脑可读代码进一步包含：
用以在该第二沉积气流被停止之后，将来自该第三沉积气体源的第三沉积气流提供至该等离子体处理室外壳内的电脑可读代码，其中该第三沉积气体不同于该第一沉积气体和该第二沉积气体；及
用以停止从该第三沉积气体源流向该等离子体处理室外壳内的第三沉积气流的电脑可读代码。
33.根据权利要求29-32中的任一项所述的装置，其中用以提供至少一个去氟化周期以从该含氟的保形层中去除氟的该电脑可读代码包含：
用以将来自该去氟化气体源的去氟化气流提供至该等离子体处理室外壳内的电脑可读代码；及
用以停止从该去氟化气体源流向该等离子体处理室外壳内的该去氟化气流的电脑可读代码。

Claims (26)

1.一种在一层内形成特征的方法，包含：
在该层上形成光阻层；
图案化该光阻层以形成具有光阻侧壁的光阻特征，其中该光阻特征具有第一临界尺寸；
在该光阻特征的该侧壁上沉积含氟的保形层，以减小该光阻特征的临界尺寸；
将该含氟的保形层去氟化；及
将特征刻蚀入该层，其中该层的特征具有第二临界尺寸，该第二临界尺寸小于该第一临界尺寸。
2.根据权利要求1所述的方法，其中该在该光阻特征的该侧壁上沉积该保形层包含：
使用第一气体化学品进行第一沉积，以形成第一沉积等离子体；及
使用第二气体化学品进行第二沉积，以形成第二沉积等离子体，其中该第一气体化学品不同于该第二气体化学品。
3.根据权利要求1-2中任一项所述的方法，其中该含氟的保形层是使用含氟聚合物形成的。
4.根据权利要求3所述的方法，其中该去氟化步骤去除氟并留下聚合物。
5.根据权利要求1-4中任一项所述的方法，其中该在该光阻特征上沉积该保形层的步骤进一步包含：
使用第一气体化学品进行第三沉积，以形成第三沉积等离子体；及
使用第二气体化学品进行第四沉积，以形成第四沉积等离子体。
6.根据权利要求1-5中任一项所述的方法，其中该第二临界尺寸不大于该第一临界尺寸的70％。
7.根据权利要求1-6中任一项所述的方法，其中在该侧壁上沉积该保形层的步骤形成大体上竖直的侧壁。
8.根据权利要求1-7中任一项所述的方法，其中该光阻层是由选自248nm光阻或193nm光阻的至少一个形成的，并且该特征具有不大于140nm的临界尺寸。
9.根据权利要求1-8中任一项所述的方法，进一步包含使用单一的剥离步骤将该光阻层和沉积保形层剥离。
10.根据权利要求9所述的方法，其中该剥离该光阻层和沉积保形层的步骤包含使该光阻层和沉积保形层灰化。
11.根据权利要求1-10中任一项所述的方法，其中该保形层具有侧壁厚度，其中该保形层具有从特征的顶端到底端大体上相同的侧壁厚度。
12.根据权利要求1-10中任一项所述的方法，其中该保形层具有侧壁厚度和光阻特征底端厚度，其中该侧壁厚度比该特征底端厚度要大。
13.根据权利要求1-12中任一项所述的方法，其中通过对该保形层应用第三气体化学品，将该氟从该保形层中去除。
14.根据权利要求13所述的方法，其中该第三气体化学品包含氮气和氧气。
15.根据权利要求14所述的方法，其中氮气和氧气的比率范围为从两部分氮气对一部分氧气到一部分氮气对十部分氧气。
16.一种利用权利要求1-15中的任何一种方法形成的半导体器件。
17.一种在层内形成特征的方法，包含：
在该层上形成光阻层；
图案化该光阻层以形成具有光阻侧壁的光阻特征，其中该光阻特征具有第一临界尺寸；
在该光阻特征的该侧壁上沉积含氟层，以减小该光阻特征的临界尺寸；其中该在该光阻特征的该侧壁上沉积该层的步骤包含：
使用第一气体化学品进行第一沉积，以形成第一沉积等离子体；及
使用第二气体化学品进行第二沉积，以形成第二沉积等离子体，其中该第一气体化学品不同于该第二气体化学品；
将该含氟层去氟化；及
将特征刻蚀入该层，其中该层的特征具有第二临界尺寸，该第二临界尺寸不大于该第一临界尺寸的70％。
18.根据权利要求17所述的方法，其中该第二临界尺寸不大于该第一临界尺寸的60％。
19.根据权利要求17-18中任一项所述的方法，其中该含氟层是使用含氟聚合物形成的。
20.根据权利要求19所述的方法，其中该去氟化步骤去除氟并留下聚合物。
21.根据权利要求17-20中任一项所述的方法，其中该在该光阻特征上沉积该层的步骤进一步包含：
使用第一气体化学品进行第三沉积，以形成第三沉积等离子体；及
使用第二气体化学品进行第四沉积，以形成第四沉积等离子体。
22.根据权利要求17-21中任一项所述的方法，其中在该侧壁上沉积该层的步骤形成大体上竖直的侧壁。
23.根据权利要求17-22中任一项所述的方法，其中通过对该保形层应用第三气体化学品，将该氟从该层中去除。
24.根据权利要求23所述的方法，其中该第三气体化学品包含氮气和氧气。
25.根据权利要求24所述的方法，其中氮气和氧气的比率范围为从两部分氮气对一部分氧气到一部分氮气对十部分氧气。
26.一种在一层内形成特征的装置，其中该层由基板支撑，且其中该层被光阻掩模覆盖，该光阻掩模具有有第一临界尺寸的光阻特征，该装置包含：
等离子体处理室，包含：
室壁，该室壁形成该等离子体处理室的外壳；
基板支架，其在该等离子体处理室的外壳内，用以支撑基板；
气压调节器，用以调节该等离子体处理室的外壳内的气压；
至少一个电极，用以向该等离子体处理室的外壳提供电源以维持等离子体；
气体入口，用以向该等离子体处理室的外壳内提供气体；及
气体出口，用以将气体从该等离子体处理室的外壳内排除；
与该气体入口流体连接的气体源，包含：
第一沉积气体源；
第二沉积气体源；
去氟化气体源；及
刻蚀剂气体源；
控制器，可控地连接于该气体源和该至少一个电极，包含：
至少一个处理器；及
电脑可读介质，包含：
用以提供至少三个沉积周期，以在光阻掩模上形成侧壁沉积，以在该光阻特征内形成具有第二临界尺寸的特征的电脑可读代码，该电脑可读代码包含：
用以将来自该第一沉积气体源的第一沉积气流提供至该等离子体处理室外壳内的电脑可读代码；
用以停止从该第一沉积气体源流向该等离子体处理室外壳内的第一沉积气流的电脑可读代码；
用以在该第一沉积气流被停止之后，将来自该第二沉积气体源的第二沉积气流提供至该等离子体处理室外壳内的电脑可读代码；
用以停止从该第二沉积气体源流向该等离子体处理室外壳内的第二沉积气流的电脑可读代码，；
用以在该第二沉积气流被停止之后，将来自该去氟化气体源的去氟化气流提供至该等离子体处理室外壳内的电脑可读代码，；
用以停止从该去氟化气体源流向该等离子体处理室外壳内的去氟化气流的电脑可读代码；
用以在该去氟化气流被停止之后，将来自该刻蚀剂气体源的刻蚀剂气流提供至该等离子体处理室外壳内的电脑可读代码；及
用以使用该刻蚀剂气体在该层内刻蚀特征的电脑可读代码，其中该层中的该特征具有第三临界尺寸。
CN2007800379726A 2006-10-10 2007-10-04 去氟化工艺 Active CN101523567B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/545,903 2006-10-10
US11/545,903 US7309646B1 (en) 2006-10-10 2006-10-10 De-fluoridation process
PCT/US2007/080455 WO2008045764A1 (en) 2006-10-10 2007-10-04 De-fluoridation process

Publications (2)

Publication Number Publication Date
CN101523567A true CN101523567A (zh) 2009-09-02
CN101523567B CN101523567B (zh) 2013-07-10

Family

ID=38825919

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800379726A Active CN101523567B (zh) 2006-10-10 2007-10-04 去氟化工艺

Country Status (8)

Country Link
US (2) US7309646B1 (zh)
EP (1) EP2074648B1 (zh)
JP (1) JP5081917B2 (zh)
KR (1) KR101411797B1 (zh)
CN (1) CN101523567B (zh)
AT (1) ATE540425T1 (zh)
TW (1) TWI420594B (zh)
WO (1) WO2008045764A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US8182458B2 (en) 2006-10-04 2012-05-22 First Quality Products, Inc. Fastener with adhesive blocker
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US8277670B2 (en) * 2008-05-13 2012-10-02 Lam Research Corporation Plasma process with photoresist mask pretreatment
JP5357710B2 (ja) * 2009-11-16 2013-12-04 東京エレクトロン株式会社 基板処理方法，基板処理装置，プログラムを記録した記録媒体
US9117767B2 (en) 2011-07-21 2015-08-25 Lam Research Corporation Negative ion control for dielectric etch
US20120094494A1 (en) * 2010-10-14 2012-04-19 Macronix International Co., Ltd. Methods for etching multi-layer hardmasks
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
JP6355374B2 (ja) * 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
CN104465386A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
US9911620B2 (en) 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
US10957561B2 (en) 2015-07-30 2021-03-23 Lam Research Corporation Gas delivery system
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10192751B2 (en) 2015-10-15 2019-01-29 Lam Research Corporation Systems and methods for ultrahigh selective nitride etch
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
US10825659B2 (en) 2016-01-07 2020-11-03 Lam Research Corporation Substrate processing chamber including multiple gas injection points and dual injector
US10651015B2 (en) 2016-02-12 2020-05-12 Lam Research Corporation Variable depth edge ring for etch uniformity control
US10147588B2 (en) 2016-02-12 2018-12-04 Lam Research Corporation System and method for increasing electron density levels in a plasma of a substrate processing system
US10699878B2 (en) 2016-02-12 2020-06-30 Lam Research Corporation Chamber member of a plasma source and pedestal with radially outward positioned lift pins for translation of a substrate c-ring
US10438833B2 (en) 2016-02-16 2019-10-08 Lam Research Corporation Wafer lift ring system for wafer transfer
US10410832B2 (en) 2016-08-19 2019-09-10 Lam Research Corporation Control of on-wafer CD uniformity with movable edge ring and gas injection adjustment
JP6561093B2 (ja) * 2017-07-24 2019-08-14 東京エレクトロン株式会社 シリコン酸化膜を除去する方法
EP3444671A1 (en) * 2017-08-18 2019-02-20 IMEC vzw Making a mask layer
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP7137927B2 (ja) * 2017-12-20 2022-09-15 キオクシア株式会社 半導体装置の製造方法
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
JP2020009840A (ja) * 2018-07-04 2020-01-16 東京エレクトロン株式会社 エッチング方法及び基板処理装置

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5378170A (en) 1976-12-22 1978-07-11 Toshiba Corp Continuous processor for gas plasma etching
US4871630A (en) 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5273609A (en) 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5296410A (en) 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
JP3685832B2 (ja) * 1995-02-28 2005-08-24 ソニー株式会社 半導体装置の製造方法
JPH0997833A (ja) 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
US5879853A (en) 1996-01-18 1999-03-09 Kabushiki Kaisha Toshiba Top antireflective coating material and its process for DUV and VUV lithography systems
US5741626A (en) 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
EP1357584A3 (en) * 1996-08-01 2005-01-12 Surface Technology Systems Plc Method of surface treatment of semiconductor substrates
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US6114216A (en) * 1996-11-13 2000-09-05 Applied Materials, Inc. Methods for shallow trench isolation
US5907775A (en) 1997-04-11 1999-05-25 Vanguard International Semiconductor Corporation Non-volatile memory device with high gate coupling ratio and manufacturing process therefor
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6218288B1 (en) 1998-05-11 2001-04-17 Micron Technology, Inc. Multiple step methods for forming conformal layers
US6100014A (en) * 1998-11-24 2000-08-08 United Microelectronics Corp. Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers
ATE458261T1 (de) 1998-12-11 2010-03-15 Surface Technology Systems Plc Plasmabehandlungsgerät
US6162733A (en) 1999-01-15 2000-12-19 Lucent Technologies Inc. Method for removing contaminants from integrated circuits
US6368974B1 (en) 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
JP2002110654A (ja) * 2000-10-04 2002-04-12 Sony Corp 半導体装置の製造方法
JP2002129337A (ja) * 2000-10-24 2002-05-09 Applied Materials Inc 気相堆積方法及び装置
US6905800B1 (en) * 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6656282B2 (en) 2001-10-11 2003-12-02 Moohan Co., Ltd. Atomic layer deposition apparatus and process using remote plasma
US6750150B2 (en) 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100400230B1 (ko) * 2001-11-26 2003-10-01 삼성전자주식회사 점착방지막을 갖는 초소형 기계 구조체 및 그 제조 방법
KR100448714B1 (ko) 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
US7105442B2 (en) 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20030235998A1 (en) 2002-06-24 2003-12-25 Ming-Chung Liang Method for eliminating standing waves in a photoresist profile
US7035696B1 (en) * 2002-07-03 2006-04-25 Ahsoon Technologies, Inc. Method and apparatus for poly gate CD control
US20040010769A1 (en) 2002-07-12 2004-01-15 Macronix International Co., Ltd. Method for reducing a pitch of a procedure
CN1226455C (zh) 2002-07-19 2005-11-09 联华电子股份有限公司 预清除用氟化碳反应气体的蚀刻工艺后残留聚合物的方法
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7090967B2 (en) 2002-12-30 2006-08-15 Infineon Technologies Ag Pattern transfer in device fabrication
US6780708B1 (en) 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
US6829056B1 (en) 2003-08-21 2004-12-07 Michael Barnes Monitoring dimensions of features at different locations in the processing of substrates
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP2005116690A (ja) * 2003-10-06 2005-04-28 Toshiba Corp 半導体装置の製造方法
KR100549204B1 (ko) * 2003-10-14 2006-02-02 주식회사 리드시스템 실리콘 이방성 식각 방법
US7012027B2 (en) 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
US6864184B1 (en) * 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
JP4550507B2 (ja) * 2004-07-26 2010-09-22 株式会社日立ハイテクノロジーズ プラズマ処理装置
US20060032833A1 (en) 2004-08-10 2006-02-16 Applied Materials, Inc. Encapsulation of post-etch halogenic residue
US7723235B2 (en) * 2004-09-17 2010-05-25 Renesas Technology Corp. Method for smoothing a resist pattern prior to etching a layer using the resist pattern
US7053003B2 (en) 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
US7282441B2 (en) 2004-11-10 2007-10-16 International Business Machines Corporation De-fluorination after via etch to preserve passivation
US20060134917A1 (en) 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US7241683B2 (en) 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7049209B1 (en) * 2005-04-01 2006-05-23 International Business Machines Corporation De-fluorination of wafer surface and related structure
KR100810303B1 (ko) 2005-04-28 2008-03-06 삼성전자주식회사 휴대단말기의 데이터 표시 및 전송방법
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7273815B2 (en) 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness

Also Published As

Publication number Publication date
US7309646B1 (en) 2007-12-18
EP2074648B1 (en) 2012-01-04
KR20090091292A (ko) 2009-08-27
TW200836260A (en) 2008-09-01
CN101523567B (zh) 2013-07-10
JP2010506428A (ja) 2010-02-25
JP5081917B2 (ja) 2012-11-28
US20080083502A1 (en) 2008-04-10
WO2008045764A1 (en) 2008-04-17
EP2074648A4 (en) 2011-05-18
KR101411797B1 (ko) 2014-06-24
US8172948B2 (en) 2012-05-08
ATE540425T1 (de) 2012-01-15
EP2074648A1 (en) 2009-07-01
TWI420594B (zh) 2013-12-21

Similar Documents

Publication Publication Date Title
CN101523567B (zh) 去氟化工艺
CN101595551B (zh) 临界尺寸减小及粗糙度控制
JP4886513B2 (ja) フィーチャ微小寸法の低減
CN100568458C (zh) 使用多个掩模步骤减小临界尺寸的方法
KR101353239B1 (ko) 피치 감소
US7838426B2 (en) Mask trimming
KR20070092282A (ko) 에칭 마스크 피쳐 임계 치수의 감축
CN100487874C (zh) 具有均匀性控制的蚀刻
CN107919264A (zh) 有关有机掩模的用于选择性地蚀刻氧化硅的方法
CN110520964A (zh) 用于半导体处理的基于硅的沉积

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant