KR101411797B1 - 탈불소화 프로세스 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 61
- 230000008569 process Effects 0.000 title description 18
- 238000004334 fluoridation Methods 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 183
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 88
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 88
- 239000011737 fluorine Substances 0.000 claims abstract description 87
- 238000000151 deposition Methods 0.000 claims description 181
- 230000008021 deposition Effects 0.000 claims description 168
- 239000007789 gas Substances 0.000 claims description 148
- 238000012545 processing Methods 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 35
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 18
- 229920000642 polymer Polymers 0.000 claims description 18
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 4
- 239000012530 fluid Substances 0.000 claims description 4
- 238000003682 fluorination reaction Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 2
- 238000005796 dehydrofluorination reaction Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 15
- 229940110728 nitrogen / oxygen Drugs 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005755 formation reaction Methods 0.000 description 9
- 230000015654 memory Effects 0.000 description 7
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 6
- 229910001882 dioxygen Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 238000006115 defluorination reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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Abstract
층에 피쳐가 제공된다. 층 위에 포토레지스트층이 형성된다. 포토레지스트층이 패터닝되어 포토레지스트 측벽들을 갖는 포토레지스트 피쳐들이 형성되고, 여기서 포토레지스트 피쳐들은 제 1 임계 치수를 가진다. 포토레지스트 피쳐들의 임계 치수를 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 불소-함유 컨포멀층이 증착된다. 컨포멀층으로부터 불소가 제거되고, 나머지 컨포멀층은 그 자리에 남겨진다. 층에 피쳐들이 에칭되고, 층의 피쳐들은 제 1 임계 치수보다 더 작은 제 2 임계 치수를 가진다.
피쳐, 포토레지스트층, 임계 치수, 컨포멀층
Description
발명의 배경
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피쳐들은 주지된 패터닝 및 에칭 프로세스들을 이용하여 웨이퍼에 정의된다. 이들 프로세스들에 있어서, 포토레지스트 (PR) 재료를 웨이퍼 상에 증착한 후 레티클에 의해 필터링된 광에 노광시킨다. 레티클은 일반적으로 광이 그 레티클을 통해 전파하는 것을 차단하는 전형적인 피쳐 기하형상으로 패터닝되는 유리판이다.
레티클을 통과한 후, 광은 포토레지스트 재료의 표면과 접촉한다. 광은 포토레지스트 재료의 화학적 조성을 변화시켜, 현상액이 포토레지스트 재료의 일부를 제거할 수 있게 한다. 포지티브 포토레지스트 재료의 경우 노광된 영역이 제거되고, 네가티브 포토레지스트 재료의 경우 미노광된 영역이 제거된다. 그후, 웨이퍼는 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역들로부터 하부의 재료를 제거하도록 에칭되고, 이로써 웨이퍼에 원하는 피쳐들이 정의된다.
포토레지스트의 다양한 유형이 알려져 있다. DUV (deep ultra violet) 포토레지스트는 248nm 광에 의해 노광된다. 이해를 돕기 위해, 도 1a 는, 스택 (100) 을 형성하는, 에칭될 층 (108) 위의 ARL (Anti-reflective layer; 반사방지층) (110) 위에, 패터닝된 포토레지스트층 (112) 을 갖는 기판 (104) 위의 층 (108) 의 개략적인 단면도이다. 포토레지스트 패턴은 임계 치수 (CD) 를 가
지며, 이는 보다 작은 피쳐의 폭 (116) 일 수도 있다. 현재, 248 nm 포토레지스트에 대해, 포토레지스트에 대한 통상적인 CD 는 종래의 프로세스들을 이용하여 230 내지 250 nm 일 수도 있다. 파장에 의존하는 광학 특성으로 인해, 장파장 광에 의해 노광되는 포토레지스트는 보다 큰 이론적 최소 임계 치수를 가진다.
그후, 도 1b 에 나타낸 바와 같이, 피쳐 (120) 가 포토레지스트 패턴을 통해 에칭될 수도 있다. 이상적으로, 피쳐의 CD (피쳐의 폭) 는 포토레지스트 (112) 에서의 피쳐의 CD (116) 와 동일하다. 실제로는, 피쳐의 CD (116) 가 퍼세팅 (faceting), 포토레지스트의 부식, 또는 언더커팅 (undercutting) 으로 인해 포토레지스트 (112) 의 CD 보다 더 클 수도 있다. 또한, 피쳐는 테이퍼링될 수도 있고, 여기서 피쳐의 CD 는 적어도 포토레지스트의 CD 만큼 크지만 피쳐가 피쳐 저부 (bottom) 근방에서 가장 작은 폭을 가지도록 테이퍼링된다. 이러한 테이퍼링은 신뢰할 수 없는 피쳐들을 제공할 수도 있다.
보다 작은 CD 를 갖는 피쳐들을 제공하기 위해, 단파장 광을 사용하여 형성되는 피쳐들이 추구되고 있다. 193 nm 포토레지스트가 193 nm 광에 의해 노광된다. 위상 시프트 레티클들 및 다른 기술을 이용하면, 193 nm 포토레지스트를 사용하여 90 내지 100 nm CD 포토레지스트 패턴이 형성될 수도 있다. 이것은 90 내지 100 nm 의 CD 를 갖는 피쳐를 제공할 수 있을 것이다. 157 nm 포토레지스트가 157 nm 광에 의해 노광된다. 위상 시프트 레티클들 및 다른 기술들을 이용하면, 서브 90 nm CD 포토레지스트 패턴들이 형성될 수도 있다. 이것은 서 브 90 nm CD 를 갖는 피쳐를 제공할 수 있을 것이다.
단파장 포토레지스트들의 사용은 장파장을 사용한 포토레지스트들에 비해 추가적인 문제를 제공할 수도 있다. 이론적 한계에 근접한 CD 를 획득하기 위해, 리소그래피 장치는 더욱 정밀해야 하고, 이는 보다 고가의 리소그래피 장비를 요구할 것이다. 현재 193 nm 포토레지스트 및 157 nm 포토레지스트는 장파장 포토레지스트들 만큼 높은 선택도를 가지지 못할 수도 있고, 플라즈마 에칭 조건하에서 보다 쉽게 변형될 수도 있다.
메모리 디바이스들의 형성시와 같이, 도전층들의 에칭시에, 성능을 저하시키지 않고 디바이스 밀도를 증가시키는 것이 바람직하다.
발명의 개요
상기한 점을 달성하기 위해 그리고 본 발명의 목적에 따라서, 층에 피쳐를 형성하는 방법이 제공된다. 층 위에 포토레지스트층이 형성된다. 포토레지스트층이 패터닝되어 포토레지스트 측벽들을 구비한 포토레지스트 피쳐들이 형성되고, 여기서 포토레지스트 피쳐들은 제 1 임계 치수를 가진다. 포토레지스트 피쳐들의 임계 치수를 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 불소-함유 컨포멀층 (fluorine-containing conformal layer) 이 증착된다. 컨포멀층에 함유되는 불소를 제거하면서 나머지 재료를 그 자리에 남긴다. 층에 피쳐들이 에칭되고, 층의 피쳐들은 제 1 임계 치수보다 더 작은 제 2 임계 치수를 가진다.
본 발명의 다른 실시형태에 있어서, 층에 피쳐를 형성하는 방법이 제공된다. 층 위에 포토레지스트층이 형성된다. 포토레지스트층이 패터닝되어 포토레 지스트 측벽들을 구비한 포토레지스트 피쳐들이 형성되고, 여기서 포토레지스트 피쳐들은 제 1 임계 치수를 가진다. 포토레지스트 피쳐들의 임계 치수를 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 불소-함유층이 증착된다. 포토레지스트 피쳐들의 측벽들 위에 불소-함유층을 증착하는 단계는, 제 1 가스 화학물질에 의해 제 1 증착 플라즈마를 형성하기 위한 제 1 증착, 및 제 2 가스 화학물질에 의해 제 2 증착 플라즈마를 형성하기 위한 제 2 증착을 포함하고, 제 1 가스 화학물질은 제 2 가스 화학물질과 상이하다. 증착된 층에 함유되는 불소를 제거하면서 증착된 층의 나머지를 그 자리에 남긴다. 층에 피쳐들이 에칭되고, 층의 피쳐들은 제 1 임계 치수의 70 % 이하인 제 2 임계 치수를 가진다.
본 발명의 다른 실시형태에 있어서, 층에 피쳐를 형성하는 장치가 제공되며, 층은 기판에 의해 지지되고, 층은 제 1 임계 치수 (CD) 를 갖는 포토레지스트 피쳐들을 구비한 포토레지스트 마스크에 의해 덮여 있다. 플라즈마 프로세싱 챔버는, 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내부에서 기판을 지지하는 기판 지지체, 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하기 위한 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함한다. 가스 유입구와 유체 연결되는 가스 소스는, 제 1 증착 가스 소스, 제 2 증착 가스 소스, 탈불소화 (de-fluoridation) 가스 소스, 및 에천트 가스 소스를 포함한다. 가 스 소스 및 적어도 하나의 전극에 제어가능하게 연결되는 제어기는, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 포토레지스트 피쳐들 내부에 제 2 CD 를 갖는 피쳐들을 형성하기 위해 포토레지스트 마스크 상에 불소-함유 측벽 증착물을 형성하도록 적어도 3 개의 증착 사이클들을 제공하기 위한 컴퓨터 판독가능 코드, 측벽 증착물에 함유되는 불소를 제거하기 위한 컴퓨터 판독가능 코드, 적어도 3 개의 증착 사이클들의 완료 후에 에천트 가스 소스로부터 플라즈마 프로세싱 챔버로 에천트 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및 에천트 가스를 사용하여 층에 제 3 CD 를 갖는 피쳐들을 에칭하기 위한 컴퓨터 판독가능 코드를 포함한다. 포토레지스트 피쳐들 내부에 제 2 CD 를 갖는 피쳐들을 형성하기 위해 포토레지스트 마스크 상에 측벽 증착물을 형성하도록 적어도 3 개의 증착 사이클들을 제공하기 위한 컴퓨터 코드는, 제 1 증착 가스 소스로부터 플라즈마 프로세싱 챔버 인클로저로 제 1 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 제 1 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 제 1 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드, 제 1 증착 가스의 흐름이 중지된 후에 상기 제 2 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 2 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및 제 2 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 제 2 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명의 다른 실시형태에 있어서, 복수의 도전성 라인들을 형성하는 방법 이 제공된다. 기판 위에 도전층이 배치된다. 마스크가 형성되고, 여기서 마스크는 마스크 간격들을 사이에 둔 복수의 마스크 라인들을 정의하며, 마스크 간격들은 어떤 폭을 가지며 마스크 라인들은 어떤 폭을 가지며 측벽들을 구비한다. 마스크의 측벽들 위에 불소-함유 컨포멀층이 증착된다. 컨포멀층에 함유되는 불소를 제거하면서 컨포멀층의 나머지를 그 자리에 남긴다. 도전층이 마스크를 통해 에칭되어 도전성 라인들 및 그 도전성 라인들 사이의 간격들을 형성하고, 여기서 도전성 라인들은 어떤 폭을 가지며 그 도전성 라인들 사이의 간격들은 어떤 폭을 가지며, 도전성 라인들 사이의 간격들의 폭은 마스크 간격들의 폭보다 더 작고, 도전성 라인들의 폭은 라인 마스크들의 폭보다 더 크다.
본 발명의 이러한 특징 및 다른 특징들은 이하 발명의 상세한 설명에서 다음
의 도면들과 관련되어 더욱 상세하게 설명될 것이다.
도면의 간단한 설명
본 발명은 한정으로서가 아닌 예시로서 설명되며, 첨부 도면의 도에 있어서, 동일한 참조 번호는 동일한 구성 요소를 지칭한다.
도 1a 및 도 1b 는 종래 기술에 따라 에칭되는 스택의 개략적인 단면도들이다.
도 2 는 본 발명의 일 실시형태에 이용될 수도 있는 프로세스의 하이 레벨 플로우차트이다.
도 3a 내지 도 3e 는 본 발명의 일 실시형태에 따라 프로세싱되는 스택의 개략적인 단면도들이다.
도 4 는 CD 를 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 층을 증착하는 단계의 더욱 상세한 플로우차트이다.
도 5 는 본 발명을 실시할 때 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략적인 도면이다.
도 6 은 전체 증착층에 대해 제 1 증착 페이즈 (deposition phase) 의 증착만이 이용되는 증착층의 개략적인 단면도이다.
도 7 은 전체 증착층에 대해 제 2 증착 페이즈의 증착만이 이용되는 증착층의 개략적인 단면도이다.
도 8a 및 도 8b 는 본 발명의 실시형태들에 사용되는 제어기를 구현하는데 적합한 컴퓨터 시스템을 도시한다.
도 9a 내지 도 9c 는 종래 기술에 따라 도전성 라인들을 제조하기 위한 포토레지스트 마스크들의 단면도들이다.
도 10a 내지 도 10f 는 본 발명의 일 실시형태에 따라 프로세싱되는 도전층의 개략적인 단면도들이다.
도 11 은 에칭 단계의 플로우차트이다.
도 12a 내지 도 12e 는 본 발명의 일 실시형태에 따라 프로세싱되는 도전층의 개략적인 단면도들이다.
도 13 은 본 발명을 실시하기 위해 사용될 수도 있는 도전층들을 에칭하기 위한 디바이스의 개략적인 도면이다.
바람직한 실시형태들의 상세한 설명
이하, 본 발명은 첨부 도면들에 도시된 바와 같은 그 몇몇의 바람직한 실시형태들을 참조하여 상세하게 설명될 것이다. 다음의 설명에서, 다수의 특정 상세내용이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세내용의 일부 또는 전부 없이도 본 발명이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 예시에서, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위하여, 주지된 프로세스 단계들 및/또는 구조물들에 대해서는 상세하게 설명되지 않는다.
본 발명은 작은 임계 치수 (CD) 를 갖는 피쳐들을 제공한다. 보다 구체적으로, 본 발명은 피쳐를 에칭하는데 사용되는 포토레지스트 패턴의 CD 보다 더 작은 CD 를 갖는 피쳐들을 제공한다.
이해를 돕기 위해, 도 2 는 본 발명의 일 실시형태에 이용될 수 있는 프로세스의 하이 레벨 플로우차트이다. 패터닝된 포토레지스트 마스크를 제공한다 (단계 204). 도 3a 는 스택 (300) 을 형성하는, 에칭될 층 (308) 위의 ARL (310) 위에, 피쳐 (314) 를 구비한 패터닝된 포토레지스트층 (312) 을 갖는, 기판 (304) 위의 에칭될 층 (308) 의 개략적인 단면도이다. 포토레지스트 마스크는 포토레지스트 피쳐 임계 치수 (CD) 를 가지며, 이 CD 는 가장 작은 가능 피쳐의 폭 (316) 의 최광부일 수도 있다. 현재, 248 nm 포토레지스트에 대해, 포토레지스트에 대한 통상적인 CD 는 종래의 프로세스들을 이용하여 230 내지 250 nm 일 수도 있다.
그후, CD 를 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 층을 증착 한다 (단계 208). 도 3b 는 피쳐 (314) 의 측벽들 위에 불소-함유층 (320) 이 증착되어 있는 패터닝된 포토레지스트 마스크 (312) 의 개략적인 단면도이다. 포토레지스트 마스크 (312) 의 측벽들 위에 불소-함유 증착된 층 (320) 을 형성하기 위해 여러 종류의 재료들이 사용될 수도 있다. 하나의 바람직한 선택은 불소계 화학물질들을 사용하는 것이며, 이는 불화탄소 폴리머 (예, CH3F 가스) 와 같이 불소-포함된 폴리머를 증착하는 것이다. 불소-함유 증착된 층 (320) 은 불소 분자들 (350) 뿐만 아니라 다른 종류의 재료들도 함유한다.
불소-함유 증착된 층 (320) 은 포토레지스트 피쳐 (314) 내부에 증착된 층 피쳐 (322) 를 형성하고, 여기서 증착된 층 피쳐 (322) 는 포토레지스트 피쳐 (314) 의 CD (316) 보다 더 작은 감소된 CD (324) 를 가진다. 바람직하게, 증착된 층 피쳐 (322) 의 감소된 CD (324) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 30 % 더 작다 (즉, 포토레지스트 피쳐의 CD (316) 의 70% 이하이다). 더욱 바람직하게, 증착된 층 피쳐 (322) 의 감소된 CD (324) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 40 % 더 작다 (즉, 포토레지스트 피쳐의 CD (316) 의 60% 이하이다). 가장 바람직하게, 증착된 층 피쳐 (322) 의 감소된 CD (324) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 50 % 더 작다 (즉, 포토레지스트 피쳐의 CD (316) 의 50% 이하이다). 예컨대, 증착된 층 피쳐는 포토레지스트 피쳐의 CD (316) 보다 99 % 더 작은 감소된 CD (316) 를 가질 수도 있다. 또한, 증착된 층 피쳐 (322) 는, 나타낸 바와 같이 매우 컨포멀한, 실질적으로 수직인 측벽들 (328) 을 가지는 것이 바람직하다. 실질적으로 수직인 측벽의 일 예는, 측벽의 아래에서부터 위까지가 피쳐의 저부와 88°내지 90°사이의 각도를 이루는 측벽이다. 컨포멀 측벽들은 피쳐의 상단부로부터 저부까지 실질적으로 동일한 두께를 가지는 증착층을 가진다. 비-컨포멀 (non-conformal) 측벽들은 퍼세팅 형성물 또는 브레드-로핑 (bread-loafing) 형성물을 형성할 수도 있고, 이는 실질적으로 수직이 아닌 측벽들을 제공한다. (퍼세팅 형성물로부터의) 테이퍼링된 측벽들 또는 브레드-로핑 측벽들은 증착된 층 CD 를 증가시켜 열악한 에칭 마스크를 제공할 수도 있다. 바람직하게, 측벽상의 증착물은 포토레지스트 피쳐의 저부 상의 증착물보다 더 두꺼운 것이 바람직하다. 더욱 바람직하게는, 포토레지스트 피쳐의 저부 위에 어떠한 층도 증착되지 않는 것이다.
불소-함유층 (320) 이 불소-포함된 폴리머를 사용하여 형성되는 경우에, 후속 에칭 프로세스 동안, 에칭에 사용되는 가스와 불소-포함된 폴리머 간의 화학 반응은 불소-포함된 폴리머 중의 불소 (350) 의 존재로 인해 폴리머의 제거를 증가시킨다. 그리하여, 불소-함유 증착된 층 (320) 에 포함되는 불소 (350) 가 후속 에칭 프로세스와 간섭하는 것을 방지하기 위해서 에칭 단계 이전에 증착된 컨포멀층 (320) 으로부터 불소 (350) 를 제거하는 것이 바람직하다.
증착된 층 (320) 에 포함되는 불소를 제거한다 (단계 210). 도 3c 는 증착된 층 (320) 으로부터 불소를 제거한 개략적인 단면도이다. 본 발명의 일 실시형태에 있어서, 불소-함유 증착된 층 (320) 이 불소-포함된 폴리머를 사용하여 형성되는 경우, 먼저, 증착된 층 (320) 에 질소/산소 플라즈마 처리를 가함으로써 증착된 층 (320) 으로부터 불소 (350) 가 제거된다. 이것을 탈불소화 (DF) 프로세스라고 부른다.
본 발명의 일 실시형태에 있어서, 질소/산소 가스의 조합이 대전되어 질소/산소 플라즈마가 된다. 질소/산소 플라즈마는 플라즈마 챔버에 포함되게 된다. 그후, 증착된 층 (320) 을 형성하는 불소-포함된 폴리머는 질소/산소 플라즈마로 처리된다. 이것은 질소/산소 플라즈마와 불소-포함된 폴리머 간의 플라즈마-구동 화학 반응을 야기한다. 이 화학 반응의 하나의 효과는, 불소-포함된 폴리머 중의 불소 분자 (350) 를 방출하고 그리하여 증착된 층 (320) 을 형성하는 폴리머로부터 제거하면서 나머지 폴리머를 여전히 그 자리에 남기는 것이다.
질소/산소 가스 조합에 관하여, 본 발명의 일 실시형태에 있어서, 바람직하게, 질소와 산소 간의 비율은 부피 기준으로 10-부 질소 대 1-부 산소 (10:1) 로부터 1-부 질소 대 10-부 산소 (1:10) 까지의 범위내에 있어야 한다. 더욱 바람직하게, 질소와 산소 간의 비율은 3-부 질소 대 1-부 산소 (3:1) 로부터 1-부 질소 대 1-부 산소 (1:1) 까지의 범위내에 있어야 한다. 가장 바람직하게, 질소와 산소 간의 비율은 2-부 질소 대 1-부 산소 (2:1) 이어야 한다. 본 발명의 다른 실시형태에 있어서, 질소 가스가 산소 가스보다 더 많이 있어야 한다.
본 발명의 일 실시형태에 있어서, 질소 가스는 50 sccm (standard-cubic-centimeters-per-minute) 의 속도로 플라즈마 챔버에 유입되고, 산소 가스는 150 sccm 의 속도로 플라즈마 챔버에 유입된다.
탈불소화 프로세스가 발생되는 플라즈마 챔버에 관하여, 바람직하게, 챔버 압력은 100 mTorr 미만이어야 한다. 더욱 바람직하게, 챔버 압력은 30 mTorr 이어야 한다. 바람직하게, RF 전력은 50 W (watts) 내지 1000 W 사이에 있어야 한다. 더욱 바람직하게, RF 전력은 27 MHz 플라즈마 주파수의 500 W 이어야 한다. 바람직하게, 온도는 -50 ℃ 와 140 ℃ 사이에 있어야 한다. 바람직하게, 플라즈마 처리는 10 초간 지속되어야 한다.
불소-함유 증착된 층 (320) 으로부터 불소를 제거한 후에, 증착된 층 피쳐 (322) 를 통해 에칭될 층 (308) 에 피쳐를 에칭한다 (단계 212). 도 3d 는 에칭될 층 (308) 에 에칭되는 피쳐 (332) 를 나타낸다. 이 예에 있어서, 에칭될 층 (308) 에 에칭되는 피쳐 (332) 는 CD (336) 를 가지며, 이 CD (336) 는 증착된 층 피쳐 (322) 의 CD (324) 와 동일하다. 실제로는, 피쳐 (332) 의 CD (336) 가 증착된 층 (320) 의 피쳐 (322) 의 CD (324) 보다 약간 더 클 수도 있다. 그러나, 증착된 층 피쳐 (322) 의 CD (324) 가 포토레지스트 (312) 의 CD (316) 보다 상당히 작기 때문에, 에칭될 층 (308) 에서의 피쳐 (332) 의 CD (336) 는 포토레지스트 (312) 의 CD (316) 보다 여전히 더 작다. 증착된 층의 CD (324) 가 포토레지스트의 CD 보다 약간만 더 작은 경우, 또는 증착된 층이 퍼세팅되거나 또는 브레드-로핑되는 경우, 에칭될 층의 CD 는 포토레지스트의 CD 보다 더 작지 않을 수도 있다. 부가적으로, 퍼세팅되거나 또는 브레드-로핑된 증착된 층은 에칭될 층에 퍼세팅된 피쳐 또는 불규칙적인 형상의 피쳐를 발생시킬 수도 있다. 포토레지스트 피쳐의 저부 상의 증착을 최소화하는 것이 또한 바람직하다. 바람직하게, 에칭될 층 (308) 에 에칭되는 피쳐 (332) 의 CD (336) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 30 % 더 작다. 더욱 바람직하게, 에칭될 층 (308) 에 에칭되는 피쳐 (332) 의 CD (336) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 40 % 더 작다. 가장 바람직하게, 에칭될 층 (308) 에 에칭되는 피쳐 (332) 의 CD (336) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 50 % 더 작다.
그후, 포토레지스트 및 증착된 층을 스트립할 수도 있다 (단계 216). 이것은 단일 단계로서 또는 별도의 증착된 층 제거 단계와 포토레지스트 스트립 단계를 갖는 2 개의 별도의 단계들로서 행해질 수도 있다. 스트립 프로세스에 대해 에싱 (ashing) 이 이용될 수도 있다. 도 3e 는 증착된 층 및 포토레지스트 마스크가 제거된 후의 스택 (300) 을 나타낸다. 추가적인 형성 단계를 수행할 수도 있다 (단계 220). 예컨대, 이후 피쳐에 콘택트 (340) 가 형성될 수도 있다. 듀얼 다마신 구조를 제공하기 위해, 콘택트가 형성되기 전에 트렌치가 에칭될 수도 있다. 콘택트가 형성된 후에 추가적인 프로세스들이 수행될 수도 있다.
도 4 는 CD 를 감소시키기 위해 포토레지스트 피쳐의 측벽들 위에 층을 증착하는 단계 (208) 의 더욱 상세한 플로우차트이다. 이 실시형태에 있어서, CD 를 감소시키기 위해 포토레지스트 피쳐의 측벽들 위에 층을 증착하는 단계 (208) 는 제 1 증착 페이즈 (404) 및 제 2 증착 페이즈 (408) 를 포함한다.
유전체 에칭의 예
도 5 는 층 증착, 탈불소화, 에칭 및 스트립에 사용될 수도 있는 플라즈마 프로세싱 챔버 (500) 의 개략적인 도면이다. 플라즈마 프로세싱 챔버 (500) 는 한정 링 (502; confinement ring) 들, 상부 전극 (504), 하부 전극 (508), 가스 소 스 (510), 및 배출 펌프 (520) 를 포함한다. 가스 소스 (510) 는 제 1 증착 가스 소스 (512) 및 제 2 증착 가스 소스 (516) 를 포함한다. 본 발명의 일 실시형태에 있어서, 가스 소스 (510) 는 탈불소화 가스 소스 (514) 및 에칭 가스 소스 (518) 와 같은 추가적인 가스 소스들을 포함할 수도 있다. 본 발명의 다른 실시형태에 있어서, 별도의 플라즈마 프로세싱 챔버들이 층 증착, 탈불소화, 에칭 및 스트립을 위해 이용된다.
플라즈마 프로세싱 챔버 (500) 내부에서, 하부 전극 (508) 상에 기판 (304) 이 위치된다. 하부 전극 (508) 은 기판 (304) 을 지지하기 위한 기판 척킹 메커니즘 (substrate chucking mechanism) (예컨대, 정전기, 기계적 클램핑 등) 을 통합한다. 반응기 상단부 (528; reactor top) 는 하부 전극 (508) 정반대편에 배치되는 상부 전극 (504) 을 통합한다. 상부 전극 (504), 하부 전극 (508) 및 한정 링들 (502) 은 한정된 플라즈마 체적을 정의한다. 가스가 가스 소스 (510) 에 의해 한정된 플라즈마 체적에 공급되고, 배출 펌프 (520) 에 의해 한정된 플라즈마 체적으로부터 한정 링들 (502) 및 배출 포트를 통해 배출된다. 제 1 RF 소스 (544) 가 상부 전극 (504) 에 전기적으로 접속된다. 제 2 RF 소스 (548) 가 하부 전극 (508) 에 전기적으로 접속된다. 챔버 벽들 (552) 이 한정 링들 (502), 상부 전극 (504) 및 하부 전극 (508) 을 둘러싼다. 제 1 RF 소스 (544) 및 제 2 RF 소스 (548) 둘다는 27 MHz 전원 및 2 MHz 전원을 포함할 수도 있다. RF 전력을 전극에 접속시키는 다른 조합들이 가능하다. 본 발명의 바람직한 실시형태에 사용될 수도 있는, 미국 캘리포니아주 프레몬트 소재의 LAM Research CorporationTM 에 의해 제조된, 챔버에 부착되는 터보 펌프 (Turbo Pump) 를 갖는 Exelan HP 와 기본적으로 동일한 Exelan HPTTM 의 경우에, 27 MHz 전원 및 2 MHz 전원 둘다는 하부 전극에 접속되는 제 2 RF 전원 (548) 을 이루고 상부 전극은 접지된다. 제어기 (535) 가 RF 소스들 (544, 548), 배출 펌프 (520) 및 가스 소스 (510) 에 제어가능하게 접속된다. 에칭될 층 (308) 이 실리콘 산화물 또는 유기 실리케이트 유리와 같은 유전체층일 경우에 Exelan HPT 가 사용될 것이다.
도 8a 및 도 8b 는 본 발명의 실시형태에 사용되는 제어기 (535) 를 구현하기에 적합한 컴퓨터 시스템 (1300) 을 도시한다. 도 8a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄회로 기판 및 소형 휴대 장치에서부터 대형 슈퍼 컴퓨터까지 이르는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310) 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로 및 컴퓨터 시스템 (1300) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 8b 는 컴퓨터 시스템 (1300) 의 블록도의 일 예이다. 다양한 서브시스템이 시스템 버스 (1320) 에 부착된다. 프로세서 (들) (1322) (또한 중앙 처리장치 또는 CPU 라고 칭함) 는, 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단일 방향으로 CPU 에 전달하도록 작용하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 메모리들 둘다는 이하 설명되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (1326) 는 CPU (1322) 에 양방향으로 커플링되는데; 그것은 추가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 주 저장소보다 더 느린 (하드 디스크와 같은) 보조 저장 매체이다. 적절한 경우에, 고정 디스크 (1326) 내에 보존되는 정보가 메모리 (1324) 에서의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 탈착가능 디스크 (1314) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (1322) 는 또한 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 음성 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (1322) 는 선택적으로 네트워크 인터페이스 (1340) 를 사용하여 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 는 네트워크로 부터 정보를 수신했을 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (1322) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU 와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
다른 예는 다른 증착 디바이스를 사용할 수도 있다.
제 1 증착 페이즈 (404) 의 일 예는, 터보 펌프의 배트 밸브 (Vat valve) 를 1000 으로 설정함으로써 확립되는, 압력 60 mTorr 에서, 250 sccm Ar 및 50 sccm CH3F 의 화학물질을 사용한 CH3F 증착일 수도 있다. 27 MHz RF 소스는 500 W 전력을 제공하는 한편, 2 MHz RF 소스는 100 W 전력을 제공한다. 챔버 온도는 20 ℃ 에 유지된다. 기판을 냉각시키기 위한 헬륨 냉각 압력은 15 Torr 이다.
제 2 증착 페이즈 (408) 의 일 예는, 터보 펌프의 배트 밸브를 1000 으로 설정함으로써 확립되는, 압력 50 mTorr 에서, 270 sccm Ar, 12 sccm C4F6, 8 sccm O2 및 100 sccm CO 의 화학물질을 사용한 C4F6/O2/CO 증착일 수도 있다. 27 MHz RF 소스는 1500 W 전력을 제공하는 한편, 2 MHz RF 소스는 480 W 전력을 제공한다. 챔버 온도는 20 ℃ 에 유지된다. 기판을 냉각시키기 위한 헬륨 냉각 압력은 15 Torr 이다.
도 6 은 전체 증착층 (620) 에 대해 제 1 증착 페이즈의 증착만이 이용되는 증착층 (620) 의 개략적인 단면도이다. 증착층 (620) 은 기판 (604) 위의 에칭될 층 (608) 위의 ARL (610) 위의 포토레지스트 마스크 (612) 위에 형성된다. 포토레지스트 마스크 (612) 는 피쳐 (614) 를 형성한다. 이 예에 있어서, 제 1 증착은 "브레드-로핑" 증착층을 형성한다. 브레드-로핑 증착층은 피쳐의 상단부 근방에서 보다 두꺼운 측벽 증착 (636) 및 피쳐의 저부 근방에서 보다 얇은 측벽 증착 (또는 증착되지 않음) (632) 을 가지는 것을 특징으로 한다. 따라서, 이 증착은 비-컨포멀 측벽 증착을 제공한다. 이러한 증착은 바람직한, 실질적으로 수직인 측벽들을 제공하지 못한다. 브레드-로핑은 결국에 상단부를 핀치 오프 (pinch off) 시키고, 그후 이 상단부는 마스킹층으로 사용될 수 없게 되는데, 이는 콘택트가 고립되어 에칭이 수행될 수 없기 때문이다.
도 7 은 전체 증착층 (720) 에 대해 제 2 증착 페이즈의 증착만이 이용되는 증착층 (720) 의 개략적인 단면도이다. 증착층 (720) 은 기판 (704) 위의 에칭될 층 (708) 위의 ARL (710) 위의 포토레지스트 마스크 (712) 위에 형성된다. 포토레지스트 마스크 (712) 는 피쳐 (714) 를 형성한다. 이 예에 있어서, 제 1 증착은 "퍼세팅" 증착층을 형성한다. 퍼세팅 증착층은 피쳐의 상단부 근방에서 보다 얇은 측벽 증착 (732) (또는 증착되지 않음) 및 피쳐의 저부 근방에서 보다 두꺼운 측벽 증착 (736) 을 가지는 것을 특징으로 한다. 따라서, 이 증착도 또한 비-컨포멀 측벽 증착을 제공한다. 상단부 근방의 측벽들이 지나치게 얇은 경우, 포토레지스트 마스크 (712) 의 퍼세팅 (740) 이 발생될 수도 있다. 이러한 증착은 바람직한, 실질적으로 수직인 측벽들을 제공하지 못한다. 포토레지스트 마스크의 코너들의 퍼세팅은 보다 낮은 에칭 선택도 및 빠른 마스크 부식을 야기할 수도 있다. 마스크의 퍼세팅은 또한 에칭된 프로파일의 퍼세팅을 야기할 것이다. 거의 모든 경우에, 일단 마스크가 퍼세팅되면, 최후 에칭된 프로파일도 또한 퍼세팅되는데, 이는 마스크 수직 프로파일이 일반적으로 에칭된 재료로 전이되기 때문이다.
따라서, 본 발명의 바람직한 실시형태의 일 예에 있어서, 상기 예에서의 제 1 증착 페이즈 (404) 및 제 2 증착 페이즈 (408) 는 6 사이클 동안 교대로 수행되고, 여기서 제 1 증착 페이즈 (404) 는 2 초간 유지되고 제 2 증착 페이즈 (408) 는 25 초간 유지된다. 이러한 증착은 제 1 증착 페이즈 (404) 의 제 1 증착, 및 그후 제 2 증착 페이즈 (408) 의 제 2 증착, 그후 제 1 증착 페이즈 (404) 의 제 3 증착, 그후 제 2 증착 페이즈 (408) 의 제 4 증착을 가질 것이고, 이것은 제 12 증착이 존재할 때까지 반복된다.
제 1 증착 페이즈 (404) 의 에칭 시간과 제 2 증착 페이즈 (408) 의 에칭 시간의 비율을 제어하는 능력은 다른 제어 변수를 제공한다. 적절한 비율은 도 3b 에 도시된 바와 같이 실질적으로 수직인 컨포멀 측벽들을 제공할 것이다. 이러한 증착층은 또한 포토레지스트 마스크를 보호하여 에칭 선택도를 증가시킬 수 있다. 증착 프로파일을 제어하기 위해 이용될 수 있는 본 발명에 의해 제공되는 다른 제어 파라미터들로는, 사이클 수, 총 증착 시간, 증착 1/ 증착 2 시간 비율, (CH3F/O2 비율 또는 C4F6/O2 비율과 같은) 가스 화학물질 비율이 있다. CH3F 대신에 CH2F2, 또는 C4F6 대신에 C4F8 등과 같이 다른 가스 화학물질이 사용될 수도 있다.
포토레지스트를 변경하지 않고도 보다 작은 임계 치수를 갖는 피쳐를 형성하는 능력은, 새로운 리소그래피 장비를 구입하지 않고도 보다 작은 피쳐를 가능하게 한다. 보다 신형의 포토레지스트가 사용될 때, 본 발명은 보다 신형의 포토레지스트에 대해 작은 CD 를 제공한다.
다른 실시형태들에 있어서, 3 개 이상의 상이한 증착 페이즈들을 제공하는 3 종 이상의 상이한 가스 화학물질들이 사용될 수도 있다.
도전층
에칭의
예
금속 커넥터들 또는 메모리 디바이스들 (예, 플래시 메모리) 과 같은 도전성 라인들의 형성시에, 도전성 라인들의 두께를 증가시키고 및/또는 도전성 라인들 사이의 간격의 CD 를 감소시키는 것이 바람직하다. 도 9a 는 종래 기술에 따라 도전성 라인들 사이의 간격이 지나치게 가까운 경우에 도전성 라인들을 제조하기 위한 포토레지스트 마스크의 단면도이다. 웨이퍼와 같은 기판 (1504) 위에 배리어층 (1506) 이 배치될 수도 있다. 배리어층 (1506) 위에 금속층 또는 폴리실리콘층과 같은 도전층 (1508) 이 형성된다. 도전층 (1508) 위에 DARC층과 같은 반사방지층 (ARL) (1510) 이 형성된다. 포토레지스트 마스크 (1512) 가 ARL (1510) 위에 형성된다. 이 예에 있어서, 포토레지스트 마스크 (1512) 는 라인 마스크들 (1514) 과 함께, 상기 라인 마스크들 (1514) 사이의 간격에 형성되는 포토레지스트 잔여물 (1518; photoresist residue) 을 형성한다. 포토레지스트 잔여물 (1518) 의 존재는 라인 마스크들 (1514) 사이에 지나치게 작은 간격을 제공함으로써 발생되는데, 이는 작은 간격으로부터 잔여물을 제거하는 것이 더욱 어렵기 때문이다. 이것은 제공될 수도 있는 도전성 라인들의 밀도를 제한할 수도 있다.
도 9b 는 지나치게 작은 간격에 의해 생기는 문제를 극복하기 위해 종래기술에서 사용된, 도전성 라인들을 제조하기 위한 포토레지스트 마스크 (1512b) 의 다른 단면도이다. 보다 넓은 간격 (1520) 이 이전 예에서와 동일한 피치 또는 밀도를 유지하고 레지스트 잔여물을 방지할 수 있도록 하기 위해 이 예에서의 라인 마스크들 (1514b) 은 더욱 얇게 되어 있다. 이러한 접근법의 결점 중 하나는 보다 얇은 라인 마스크들 (1514b) 이 보다 얇은 라인들을 야기한다는 것이다. 보다 얇은 라인들은 더욱 낮은 신뢰도 및 더욱 부족한 성능을 야기할 수도 있다. 보다 얇은 라인들은 보다 작은 트랜지스터 영역들을 야기할 수도 있고, 이는 단 채널 효과 (short channel effect) 및 높은 워드라인 저항 (속도를 더욱 느리게 함) 과 같이 단 채널 효과 및 다른 성능 문제를 일으킬 수도 있다.
도 9c 는 지나치게 작은 간격으로 인해 생기는 문제를 극복하기 위해 종래기술에서 사용된, 도전성 라인들을 제조하기 위한 포토레지스트 마스크 (1512c) 의 다른 단면도이다. 몇몇 애플리케이션에 있어서, 라인 마스크들 (1514c) 은 간격들 (1522) 과 동일한 폭을 가지는 것이 바람직하다. 이 예에 있어서, 간격들 (1522) 이 레지스트 잔여물을 방지하기 위해 보다 넓게 되어 있기 때문에, 라인 마스크들 (1514c) 도 또한 보다 넓다. 결과적으로, 피치가 증가되고 라인들의 밀도가 감소된다.
보다 넓은 라인 폭들을 유지하면서 라인들 사이의 간격을 감소시킴으로써 더욱 조밀하게 배치된 도전성 라인들을 제공하는 것이 바람직하다.
도 2 에 나타낸 하이 레벨 프로세스가 본 발명의 이 실시형태의 이해를 돕기 위해 이용될 것이다. 패터닝된 포토레지스트 마스크를 제공한다 (단계 204). 도 10a 는, 에칭될 도전층 (1608) 위의 ARL (1610) 위에, 마스크 간격들 (1620) 을 사이에 둔 마스크 라인들 (1614) 을 형성하는 패터닝된 포토레지스트 마스크 (1612) 를 갖는, 기판 (1604) 위의 배리어층 (1606) 위의 에칭될 도전층 (1608) 의 개략적인 단면도이다. 포토레지스트 마스크는, 간격의 폭 (1616) 인 간격 임계 치수 (CD), 및 마스크 라인들 (1614) 의 폭 (1614) 인 라인 CD 를 가진다. 현재, 248 nm 포토레지스트에 대해, 간격 폭 CD 에 대한 통상적인 CD 는 0.16 um 이다. 일반적으로, 포토레지스트에서의 간격의 폭은, 그 간격에 포토레지스트 잔여물을 가지지 않고서 포토레지스트에서의 간격의 형성을 제공하기 위해 충분히 넓게 되어 있다. 포토레지스트 마스크 라인들의 폭은 도전성 라인들의 밀도 증가를 제공하기 위해 충분히 얇게 되어 있다.
그후, 간격의 폭을 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 불소-함유 컨포멀층을 증착한다 (단계 208). 도 10b 는 마스크 (1612) 의 측벽들 위에 층 (1630) 이 증착되어 있는 패터닝된 포토레지스트 마스크 (1612) 의 개략적인 단면도이다. 증착된 층 (1630) 은 불소 (1650) 를 함유한다. 불소-함유 증착된 층 (1630) 은 마스크 간격 내부에 증착된 층 간격 (1632) 을 형성하고, 여기서 증착된 층 간격 (1632) 은 마스크 간격의 폭 (1616) 보다 더 작은 감소된 폭 (CD) (1634) 을 가진다. 부가적으로, 불소-함유 증착된 층 (1630) 은, 마스크 라인들 (1614) 의 폭 (1626) 보다 더 큰 폭 (1638) 을 갖는 증착된 층 마스크 라인들을 형성한다. 바람직하게, 증착된 층 간격 (1632) 의 감소된 폭 (1634) 은 마스크 간격 (1620) 의 폭 (1616) 보다 적어도 20% 더 작다 (즉, 마스크 간격 (1620) 의 폭 (1616) 의 80% 이하이다). 더욱 바람직하게, 증착된 층 간격 (1632) 의 감소된 폭 (1634) 은 마스크 간격 (1620) 의 폭 (1616) 보다 적어도 50% 더 작다 (즉, 마스크 간격 (1620) 의 폭 (1616) 의 50% 이하이다). 가장 바람 직하게는, 증착된 층 간격 (1632) 의 감소된 폭 (1634) 은 마스크 간격 (1620) 의 폭 (1616) 보다 적어도 70% 더 작다 (즉, 마스크 간격 (1620) 의 폭 (1616) 의 30% 이하이다). 또한, 증착된 층은 나타낸 바와 같이 매우 컨포멀한, 실질적으로 수직인 측벽들 (1642) 을 가지는 것이 바람직하다. 실질적으로 수직인 측벽의 일 예는, 측벽의 아래에서부터 위까지가 간격의 저부와 88°내지 90°사이의 각도를 이루는 측벽이다. 컨포멀 측벽들은 간격의 상단부로부터 저부까지 실질적으로 동일한 두께를 가지는 증착층을 가진다. 도전층 에칭에 대한 이 프로세스는 단일 증착에서의 컨포멀층을 제공할 수 있다.
도전층을 에칭하기 위한 바람직한 실시형태에 있어서, 불소-함유 증착층은 모든 방향에서 컨포멀하다 (등방성). 이것은 ARL (1610) 위의 층이 대략 마스크의 측벽들상의 층만큼 두껍게 되도록 한다.
증착된 층 (1630) 중의 불소는 제거된다. 도 10c 는 증착된 층 (1630) 중의 불소 (1650) 를 제거하면서 증착된 층 (1630) 의 나머지를 그 자리에 남긴 후에, 패터닝된 포토레지스트 마스크 (1612) 의 측벽들 위에 층 (1630) 이 증착되어 있는 패터닝된 포토레지스트 마스크 (1612) 의 개략적인 단면도이다. 본 발명의 일 실시형태에 있어서, 불소-포함된 증착된 층 (1630) 이 질소/산소 가스 플라즈마의 조합으로 처리되고, 이는 질소/산소 플라즈마와 불소-함유 증착된 층 (1630) 간의 플라즈마-구동 화학 반응을 야기한다. 증착된 층 (1630) 중의 불소 분자들 (1650) 을 방출하고 그리하여 증착된 층 (1630) 으로부터 제거하면서 증착된 층 (1630) 의 나머지를 여전히 그 자리에 남긴다.
증착된 층 (1630) 을 통해 도전층 (1608) 을 에칭할 수도 있다 (단계 212). 이 예에 있어서, 도 11 에 도시된 바와 같이, 에칭 단계는 적어도 2 개의 별도의 에칭들을 포함한다. 비등방성 증착층 에칭을 이용하여 증착된 층 (1630) 을 에칭한다 (단계 1704). 도 10d 는 증착된 층이 비등방성으로 에칭된 후의 기판의 단면도이다. 나머지 증착된 층은 마스크 라인들 (1614) 둘레에 측벽들 (1642) 을 형성한다. 도전층 (1608) 으로의 에칭에 비등방성 도전층 에칭을 이용한다 (단계 1708). 도 10e 는 도전층을 에칭하여 간격들 (1650) 을 사이에 둔 도전성 라인들 (1646) 을 형성한 후의 기판의 단면도이다. 도 10e 에 나타낸 바와 같이, 도전성 라인들 (1646) 은 폭 (1648) 을 가지며, 도전성 라인들 사이의 간격들은 폭 (1652) 을 가진다. 바람직하게, 도전성 라인들 사이의 간격 (1650) 의 폭 (1652) 은 마스크 라인들 사이의 간격 (1620) 의 폭 (1616) 보다 적어도 20% 더 작다. 더욱 바람직하게, 도전성 라인들 사이의 간격 (1650) 의 폭 (1652) 은 마스크 라인들 사이의 간격 (1620) 의 폭 (1616) 보다 적어도 50% 더 작다. 가장 바람직하게, 도전성 라인들 사이의 간격 (1650) 의 폭 (1652) 은 마스크 라인들 사이의 간격 (1620) 의 폭 (1616) 보다 적어도 70% 더 작다.
그후, 포토레지스트 및 증착된 층을 스트립할 수도 있다 (단계 216). 이것은 단일 단계로서 또는 별도의 증착된 층 제거 단계와 포토레지스트 스트립 단계를 갖는 2 개의 별도의 단계들로서 행해질 수도 있다. 스트립 프로세스에 대해 에싱이 이용될 수도 있다. 도 10f 는 증착된 층 및 포토레지스트 마스크가 제거된 후의 스택 (1600) 을 나타낸다. 추가적인 프로세스를 수행할 수도 있다 (단계 220). 예컨대, 도전성 라인들이 메모리 디바이스의 일부가 되도록 형성될 수도 있다.
획득되는 구조는 보다 작은 간격 및 보다 넓은 도전성 라인들을 갖는 보다 높은 밀도의 디바이스를 제공한다. 이 예에 있어서, 도전성 라인들 (1646) 의 폭들 (1648) 은 간격들 (1650) 의 폭들 (1652) 과 대략 동일하다. 이 실시형태에 의해 다른 도전성 라인 폭 대 간격 폭 비율들이 제공될 수도 있다. 바람직하게, 마스크 라인의 폭 대 마스크 라인들 사이의 간격의 폭의 비율은 1:1 미만이고, 여기서 도전성 라인의 폭 대 도전성 라인들 사이의 간격의 비율은 1:1 이상이며, 도전성 라인의 폭 대 도전성 라인들 사이의 간격의 비율이 1:1 보다 큰 것이 더욱 더 바람직하다. 이러한 비율들은 보다 고밀도의 메모리 디바이스들을 제공하는데 유용할 수도 있고, 여기서 도전층은 폴리실리콘이다.
본 발명의 다른 실시형태에 있어서, 마스크 라인들은 그 간격의 폭과 대략 동일한 폭을 가진다. 도 12a 는 에칭될 도전층 (1808) 위의 ARL (1810) 위에, 마스크 간격들 (1820) 을 사이에 둔 마스크 라인들 (1814) 을 형성하는 패터닝된 포토레지스트 마스크 (1812) 를 갖는, 기판 (1804) 위의 배리어층 (1806) 위의 에칭될 도전층 (1808) 의 단면도이다. 포토레지스트 마스크는 간격의 폭 (1816) 인 간격 임계 치수 (CD), 및 마스크 라인들 (1814) 의 폭 (1826) 인 라인 CD 를 가진다. 일반적으로, 포토레지스트에서의 간격의 폭은, 그 간격에 포토레지스트 잔여물을 가지지 않고서 포토레지스트에서의 간격의 형성을 제공하기 위해 충분히 넓게 되어 있다.
그후, 간격의 폭을 감소시키기 위해 포토레지스트 피쳐들의 측벽들 위에 불소-함유 컨포멀층을 증착한다 (단계 208). 도 12b 는 패터닝된 포토레지스트 마스크 (1812) 의 측벽들 위에 층 (1830) 이 증착되어 있는 패터닝된 포토레지스트 마스크 (1812) 의 개략적인 단면도이다. 증착된 층 (1830) 은 불소 (1850) 를 함유한다. 불소-함유 증착된 층 (1830) 은 마스크 간격 내부에 증착된 층 간격 (1832) 을 형성하고, 여기서 증착된 층 간격 (1832) 은 마스크 간격의 폭 (1816) 보다 더 작은 감소된 폭 (CD) (1834) 을 가진다. 부가적으로, 불소-함유 증착된 층 (1830) 은, 마스크 라인들 (1814) 의 폭 (1826) 보다 더 큰 폭 (1838) 을 갖는 증착된 층 마스크 라인들을 형성한다.
증착된 층 (1830) 중의 불소는 제거된다. 도 12c 는 증착된 층 (1830) 중의 불소 (1850) 를 제거하면서 증착된 층 (1830) 의 나머지를 그 자리에 남긴 후에, 패터닝된 포토레지스트 마스크 (1812) 의 측벽들 위에 층 (1830) 이 증착되어 있는 패터닝된 포토레지스트 마스크 (1812) 의 개략적인 단면도이다. 본 발명의 일 실시형태에 있어서, 불소-함유 증착된 층 (1830) 이 질소/산소 가스 플라즈마의 조합으로 처리되고, 이는 질소/산소 플라즈마와 불소-함유 증착된 층 (1830) 간의 플라즈마-구동 화학 반응을 야기한다. 증착된 층 (1830) 중의 불소 분자들 (1850) 을 방출하고 그리하여 증착된 층 (1830) 으로부터 제거하면서 증착된 층 (1830) 의 나머지를 여전히 그 자리에 남긴다.
증착된 층 (1830) 을 통해 도전층 (1808) 을 에칭할 수도 있다 (단계 212). 도 12d 는 도전층을 에칭하여 간격들 (1850) 을 사이에 둔 도전성 라인들 (1846) 을 형성한 후의 기판의 단면도이다. 도 12d 에 나타낸 바와 같이, 도전성 라인들 (1846) 은 폭 (1848) 을 가지며 도전성 라인들 사이의 간격들은 폭 (1852) 을 가진다.
그후, 포토레지스트 및 증착된 층을 스트립할 수도 있다 (단계 216). 도 12e 는 증착된 층 및 포토레지스트 마스크가 제거된 후의 스택 (1800) 을 나타낸다. 추가적인 프로세스를 수행할 수도 있다 (단계 220). 예컨대, 금속 라인들을 사용하여 각종 디바이스들을 전기적으로 접속할 수도 있다.
획득되는 구조는 보다 가깝게 이격된 보다 넓은 도전성 와이어들을 제공한다. 이 예에 있어서, 도전성 금속 라인들은 이전에 행해진 것과 동일한 밀도를 가질 수도 있지만, 보다 작은 간격을 갖는 보다 넓은 도전성 라인을 제공하는 것은, 감소된 저항을 제공하는 것와 같이 하여, 도전성 라인들의 성능을 향상시킨다. 본 발명은 원래 마스크의 라인 폭보다 100% 이상 더 큰 도전성 라인 폭을 제공할 수도 있다. 보다 바람직하게, 도전성 라인 폭은 원래 마스크의 라인 폭보다 150% 이상 더 크다. 이 실시형태에 있어서, 증착 단계들은 순차적으로 행해지며 동시에 행하는 것이 아니다.
예
레시피
일 예의 레시피에 있어서, 도전층 및 증착층을 증착하고 에칭하기 위해 사용될 수도 있는 디바이스는 미국 캘리포니아주 프레몬트 소재의 LAM Research CorporationTM 에 의해 제조된 2300 VersysTM 이다. 도 13 은 증착층을 증착하고 에칭하기 위해 사용되는 디바이스 (1900) 의 개략적인 도면이다. 플라즈마 프로세싱 챔버 (1900) 는 유도형 안테나 (또는 코일) (1902), 가스 분배판 (GDP; 1904), 기판 지지체 (1908), 가스 소스 (1910) 및 배출 펌프 (1920) 를 포함한다. 가스 소스 (1910) 는 가스 분배판 (1904) 과 유체 연결되고, 증착 가스 소스 (1912), 탈불소화 가스 소스 (1914) 및 에칭 가스 소스 (1916) 를 포함한다. 가스 소스 (1910) 는 제 2 에칭 가스 소스 또는 제 2 증착 가스 소스와 같은 추가적인 가스 소스들을 포함할 수도 있다. 플라즈마 프로세싱 챔버 (1900) 내부에서, 기판 (1604) 이 기판 지지체 (1908) 상에 위치된다. 기판 지지체 (1908) 는 기판 (1604) 을 지지하기 위한 기판 척킹 메커니즘 (예컨대, 정전기, 기계적 클램핑 등) 을 통합한다. 반응기 상단부 (1928) 는 석영 유전체 윈도우 (1976) 를 통합하고, 이는 안테나 (1902) 로부터 챔버로 에너지의 전송을 허용한다. 유전체 윈도우 (1976), 기판 지지체 (1908) 및 애노드 알루미늄 챔버 벽들 (1952) 은 한정된 플라즈마 체적을 정의한다. 가스가 가스 소스 (1910) 에 의해 한정된 플라즈마 체적에 공급되고, 배출 펌프 (1920) 에 의해 한정된 플라즈마 체적으로부터 배출 포트를 통해 배출된다. 제 1 RF 소스 (1944) 가 안테나에 전기적으로 접속된다. 제 2 RF 소스 (1948) 가 기판 지지체 (1908) 에 전기적으로 접속된다. 이 예에 있어서, 제 1 RF 소스 (1944) 는 13.56 MHz 주파수를 갖는 신호를 제공하고, 제 2 RF 소스 (1948) 는 13.56 MHz 주파수를 갖는 신호를 제공한다.
증착층의 증착 (단계 1702) 동안, 압력 140 mTorr 가 챔버에 제공된다. RF 소스는 플라즈마 주파수 27 MHz 에서 전력 400 W 를 제공한다. 가스 흐름은 150 sccm 의 CH3F 및 75 sccm 의 N2 를 가지는 CH3F 와 N2 의 조합이다.
증착층의 비등방성 에칭 (단계 1704) 동안, 압력 40 mTorr 가 챔버에 제공된다. 제 1 RF 소스 (1944) 는 안테나 (1902) 에 의해 플라즈마 주파수 27 MHz 에서 전력 800 W 를 플라즈마 체적 (1940) 에 제공한다. -175 V 의 바이어스가 기판 지지체에 인가되어 기판으로 양이온을 가속시켜 에칭을 용이하게 한다. 에칭 가스 소스 (1916) 는 75 sccm 의 CF4 를 제공한다.
도전층의 비등방성 에칭 (단계 1708) 은, BT (breakthrough) 에칭, ME1 (main etch 1), ME2 (main etch 2), 및 OE (over etch) 라는 4 가지 에칭들을 이용하여 달성된다. BT 에 대해, 압력 40 mTorr 가 제공된다. 플라즈마 주파수 27 MHz 에서 전력 800 W 가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -175 V 의 바이어스가 기판 지지체 (1908) 에 인가되어 기판으로 이온을 가속시켜 에칭을 용이하게 한다. 에칭 소스는 75 sccm 의 CH4 를 약 10 초간 제공한다.
ME1 에 대해, 압력 10 mTorr 가 제공된다. 800 W 가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -90 V 의 바이어스가 기판 지지체 (1908) 에 인가되어 기판으로 이온을 가속시켜 에칭을 용이하게 한다. 에칭 소스는 100 sccm 의 Cl2, 100 sccm 의 HBr, 및 5 sccm 의 O2 를 약 45 초간 제공한다.
ME2 에 대해, 압력 20 mTorr 가 제공된다. 400 W 가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -170 V 의 바이어스가 기판 지지체 (1908) 에 인가되어 기판으로 이온을 가속시켜 에칭을 용이하게 한다. 에칭 소스는 20 sccm 의 Cl2, 360 sccm 의 HBr, 및 5 sccm 의 O2 를 제공한다. 이 에칭을 중지시키는 때를 결정하기 위해 종점 검출이 이용된다.
OE 에 대해, 압력 60 mTorr 가 제공된다. 500 W 가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -210 V 의 바이어스가 기판 지지체 (1908) 에 인가되어 기판으로 이온을 가속시켜 에칭을 용이하게 한다. 에칭 소스는 267 sccm 의 He, 133 sccm 의 HBr, 및 2 sccm 의 O2 를 약 80 초간 제공한다.
탄화수소-포함된 폴리머와 같은 다른 재료들을 사용하여 증착층을 형성할 수도 있지만, 이들 재료들은 불소-포함된 폴리머 증착보다 더 많은 PR 위글링 (wiggling) 및 스트라이에이션 (striation) 을 야기한다. 따라서, 불소-포함된 폴리머를 사용하여 증착층을 형성하는 것이 더 바람직하다.
다른 실시형태들은 마스크에 대해 하드마스크를 사용할 수도 있다. 이러한 실시형태들에 있어서, 포토레지스트 마스크를 사용하여 하드마스크를 개방할 수도 있다. 간격을 감소시키기 위해 하드마스크 위에 증착층이 배치될 수도 있다. 대안으로서, 하드마스크를 에칭하기 전에 증착층이 포토레지스트 위에 배치될 수도 있다.
본 발명은 몇몇 바람직한 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 포함되는 변경물, 변형물 및 다양한 치환 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 다른 방식이 존재할 수 있음에 주목하여야 한다. 이에 따라, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 포함하는 그러한 변경물, 변형물 및 다양한 치환 등가물 모두를 포함하는 것으로서 해석되도록 의도된다.
Claims (33)
- 층에 피쳐를 형성하는 방법으로서,상기 층 위에 포토레지스트층을 형성하는 단계;상기 포토레지스트층을 패터닝하여 포토레지스트 측벽들을 구비한, 제 1 임계 치수를 갖는 포토레지스트 피쳐들을 형성하는 단계;상기 포토레지스트 피쳐들의 상기 제 1 임계 치수를 감소시키기 위해 상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층 (fluorine-containing conformal layer) 을 증착하는 단계;상기 불소-함유 컨포멀층을 탈불소화하는 (defluorinating) 단계; 및상기 층에 피쳐들을 에칭하는 단계를 포함하고:상기 층의 피쳐들은 상기 제 1 임계 치수보다 더 작은 제 2 임계 치수를 가지는, 층에 피쳐를 형성하는 방법.
- 제 1 항에 있어서,상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층을 증착하는 단계는,제 1 증착 플라즈마를 형성하기 위한 제 1 가스 화학물질에 의한 제 1 증착, 및제 2 증착 플라즈마를 형성하기 위한 제 2 가스 화학물질에 의한 제 2 증착 을 포함하고,상기 제 1 가스 화학물질은 상기 제 2 가스 화학물질과 상이한, 층에 피쳐를 형성하는 방법.
- 제 2 항에 있어서,상기 불소-함유 컨포멀층은 불소-포함된 폴리머를 사용하여 형성되는, 층에 피쳐를 형성하는 방법.
- 제 3 항에 있어서,상기 탈불소화하는 단계는, 불소를 제거하고 상기 폴리머를 남기는, 층에 피쳐를 형성하는 방법.
- 제 3 항에 있어서,상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층을 증착하는 단계는,제 3 증착 플라즈마를 형성하기 위한 상기 제 1 가스 화학물질에 의한 제 3 증착; 및제 4 증착 플라즈마를 형성하기 위한 상기 제 2 가스 화학물질에 의한 제 4 증착을 더 포함하는, 층에 피쳐를 형성하는 방법.
- 제 5 항에 있어서,상기 제 2 임계 치수는 상기 제 1 임계 치수의 70 % 이하인, 층에 피쳐를 형성하는 방법.
- 제 6 항에 있어서,상기 측벽들 위에 불소-함유 컨포멀층을 증착하는 단계는, 실질적으로 수직인 측벽들을 형성하는, 층에 피쳐를 형성하는 방법.
- 제 7 항에 있어서,상기 포토레지스트층은 248 nm 포토레지스트 또는 193 nm 포토레지스트로 이루어진 그룹으로부터 선택되는 적어도 하나로 형성되고, 그 피쳐는 140 nm 이하의 상기 제2 임계 치수를 가지는, 층에 피쳐를 형성하는 방법.
- 제 7 항에 있어서,단일 스트립 단계에 의해 상기 포토레지스트층 및 상기 증착된 컨포멀층을 스트립하는 단계를 더 포함하는, 층에 피쳐를 형성하는 방법.
- 제 9 항에 있어서,상기 포토레지스트층 및 상기 증착된 컨포멀층을 스트립하는 단계는, 상기 포토레지스트층 및 상기 증착된 컨포멀층을 에싱 (ashing) 하는 단계를 포함하는, 층에 피쳐를 형성하는 방법.
- 제 6 항에 있어서,상기 컨포멀층은 측벽 두께를 가지고,상기 컨포멀층은 그 피쳐의 상단부로부터 저부까지 실질적으로 동일한 측벽 두께를 가지는, 층에 피쳐를 형성하는 방법.
- 제 6 항에 있어서,상기 컨포멀층은 측벽 두께 및 포토레지스트 피쳐 저부 두께를 가지고,상기 측벽 두께는 상기 포토레지스트 피쳐 저부 두께보다 더 큰, 층에 피쳐를 형성하는 방법.
- 제 2 항에 있어서,상기 컨포멀층에 제 3 가스 화학물질을 가함으로써 상기 컨포멀층으로부터 불소를 제거하는, 층에 피쳐를 형성하는 방법.
- 제 13 항에 있어서,상기 제 3 가스 화학물질은 질소 (N2) 및 산소 (O2) 를 포함하는, 층에 피쳐를 형성하는 방법.
- 제 14 항에 있어서,상기 질소와 상기 산소의 비율은, 2 : 1 로부터 1 : 10 까지의 범위에 있는, 층에 피쳐를 형성하는 방법.
- 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 층에 피쳐를 형성하는 방법에 의해 형성되는, 반도체 디바이스.
- 층에 피쳐를 형성하는 방법으로서,상기 층 위에 포토레지스트층을 형성하는 단계;상기 포토레지스트층을 패터닝하여 포토레지스트 측벽들을 구비한, 제 1 임계 치수를 갖는 포토레지스트 피쳐들을 형성하는 단계;상기 포토레지스트 피쳐들의 상기 제 1 임계 치수를 감소시키기 위해 상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유층을 증착하는 단계;상기 불소-함유층을 탈불소화하는 (defluorinating) 단계; 및상기 층에 피쳐들을 에칭하는 단계를 포함하고:상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유층을 증착하는 단계는,제 1 증착 플라즈마를 형성하기 위한 제 1 가스 화학물질에 의한 제 1 증착, 및제 2 증착 플라즈마를 형성하기 위한 제 2 가스 화학물질에 의한 제 2 증착 을 포함하고,상기 제 1 가스 화학물질은 상기 제 2 가스 화학물질과 상이하며,상기 층의 피쳐들은 상기 제 1 임계 치수의 70 % 이하인 제 2 임계 치수를 가지는, 층에 피쳐를 형성하는 방법.
- 제 17 항에 있어서,상기 제 2 임계 치수는 상기 제 1 임계 치수의 60 % 이하인, 층에 피쳐를 형성하는 방법.
- 제 17 항에 있어서,상기 불소-함유층은 불소-포함된 폴리머를 사용하여 형성되는, 층에 피쳐를 형성하는 방법.
- 제 19 항에 있어서,상기 탈불소화하는 단계는, 불소를 제거하고 상기 폴리머를 남기는, 층에 피쳐를 형성하는 방법.
- 제 19 항에 있어서,상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유층을 증착하는 단계는,제 3 증착 플라즈마를 형성하기 위한 상기 제 1 가스 화학물질에 의한 제 3 증착; 및제 4 증착 플라즈마를 형성하기 위한 상기 제 2 가스 화학물질에 의한 제 4 증착을 더 포함하는, 층에 피쳐를 형성하는 방법.
- 제 21 항에 있어서,상기 측벽들 위에 불소-함유층을 증착하는 단계는, 실질적으로 수직인 측벽들을 형성하는, 층에 피쳐를 형성하는 방법.
- 제 17 항 내지 제 22 항 중 어느 한 항에 있어서,상기 불소-함유층에 제 3 가스 화학물질을 가함으로써 상기 불소-함유층으로부터 불소를 제거하는, 층에 피쳐를 형성하는 방법.
- 제 23 항에 있어서,상기 제 3 가스 화학물질은 질소 (N2) 및 산소 (O2) 를 포함하는, 층에 피쳐를 형성하는 방법.
- 제 24 항에 있어서,상기 질소와 상기 산소의 비율은, 2 : 1 로부터 1 : 10 까지의 범위에 있는, 층에 피쳐를 형성하는 방법.
- 층에 피쳐를 형성하는 장치로서,상기 층은 기판에 의해 지지되고, 상기 층은 제 1 임계 치수 (CD) 를 갖는 포토레지스트 피쳐들을 구비한 포토레지스트 마스크에 의해 덮여 있고,상기 층에 피쳐를 형성하는 장치는,플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 상기 플라즈마 프로세싱 챔버 인클로저 내부에서 기판을 지지하는 기판 지지체, 상기 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 상기 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 상기 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하기 위한 가스 유입구, 및 상기 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는 플라즈마 프로세싱 챔버;상기 가스 유입구와 유체 연결되고, 제 1 증착 가스 소스, 제 2 증착 가스 소스, 탈불소화 가스 소스, 및 에천트 가스 소스를 포함하는 가스 소스; 및상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 연결되고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함하는 제어기를 구비하며:상기 컴퓨터 판독가능 매체는, 상기 포토레지스트 피쳐들 내부에, 제 2 CD 를 갖는 피쳐들을 형성하기 위해 상기 포토레지스트 마스크 상에 측벽 증착물을 형성하도록 적어도 3 회의 증착 사이클들을 제공하기 위한 컴퓨터 판독가능 코드를 포함하고,상기 컴퓨터 판독가능 코드는,상기 제 1 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 1 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드,상기 제 1 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 제 1 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드,상기 제 1 증착 가스의 흐름이 중지된 후에 상기 제 2 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 2 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드,상기 제 2 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 제 2 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드,상기 제 2 증착 가스의 흐름이 중지된 후에 상기 탈불소화 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 탈불소화 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드,상기 탈불소화 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 탈불소화 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드,상기 적어도 3 회의 증착 사이클들의 완료 후 및 상기 탈불소화 가스의 흐름이 중지된 후에 상기 에천트 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 에천트 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 에천트 가스를 사용하여 상기 층에 제 3 CD 를 갖는 피쳐들을 에칭하기 위한 컴퓨터 판독가능 코드를 포함하는, 층에 피쳐를 형성하는 장치.
- 제 26 항에 있어서,상기 포토레지스트 마스크 상의 상기 측벽 증착물은 불소를 함유하고, 상기 플라즈마 프로세싱 챔버 인클로저에 상기 탈불소화 가스의 흐름이 제공될 때 상기 불소가 제거되는, 층에 피쳐를 형성하는 장치.
- 제 26 항 또는 제 27 항에 있어서,상기 가스 소스는 제 3 증착 가스 소스를 더 포함하고,상기 컴퓨터 판독가능 매체는,상기 제 2 증착 가스의 흐름이 중지된 후에 상기 제 3 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 3 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 제 3 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 제 3 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드를 더 포함하는, 층에 피쳐를 형성하는 장치.
- 층에 피쳐를 형성하는 장치로서,상기 층은 기판에 의해 지지되고, 상기 층은, 제 1 임계 치수 및 측벽들을 갖는 포토레지스트 피쳐들을 구비한 포토레지스트 마스크에 의해 덮여 있고,상기 층에 피쳐를 형성하는 장치는,플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 상기 플라즈마 프로세싱 챔버 인클로저 내부에서 기판을 지지하는 기판 지지체, 상기 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 상기 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 상기 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하기 위한 가스 유입구, 및 상기 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는 플라즈마 프로세싱 챔버;상기 가스 유입구와 유체 연결되고, 제 1 증착 가스 소스, 탈불소화 가스 소스, 및 에천트 가스 소스를 포함하는 가스 소스; 및상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 연결되고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함하는 제어기를 구비하며:상기 컴퓨터 판독가능 매체는,상기 포토레지스트 피쳐들의 상기 제 1 임계 치수를 감소시키기 위해 상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층 (fluorine-containing conformal layer) 을 형성하도록 적어도 1 회의 증착 사이클을 제공하기 위한 컴퓨터 판독가능 코드,상기 적어도 1 회의 증착 사이클을 완료한 후에, 상기 불소-함유 컨포멀층으로부터 불소를 제거하기 위해 적어도 1 회의 탈불소화 사이클을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 적어도 1 회의 탈불소화 사이클을 완료한 후에, 상기 층에 피쳐들을 에 칭하기 위해 적어도 1 회의 에칭 사이클을 제공하기 위한 컴퓨터 판독가능 코드를 포함하고,상기 층의 피쳐들은 상기 포토레지스트 피쳐들의 상기 제 1 임계 치수보다 더 작은 제 2 임계 치수를 가지는, 층에 피쳐를 형성하는 장치.
- 제 29 항에 있어서,상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층을 형성하도록 적어도 1 회의 증착 사이클을 제공하기 위한 컴퓨터 판독가능 코드는,상기 제 1 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 1 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 제 1 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 제 1 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 층에 피쳐를 형성하는 장치.
- 제 30 항에 있어서,상기 가스 소스는 제 2 증착 가스 소스를 더 포함하고,상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층을 형성하도록 적어도 1 회의 증착 사이클을 제공하기 위한 컴퓨터 판독가능 코드는,상기 제 1 증착 가스의 흐름이 중지된 후에 상기 제 2 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 2 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 제 2 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 제 2 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드를 더 포함하며,상기 제 2 증착 가스는 상기 제 1 증착 가스와 상이한, 층에 피쳐를 형성하는 장치.
- 제 31 항에 있어서,상기 가스 소스는 제 3 증착 가스 소스를 더 포함하고,상기 포토레지스트 피쳐들의 상기 측벽들 위에 불소-함유 컨포멀층을 형성하도록 적어도 1 회의 증착 사이클을 제공하기 위한 컴퓨터 판독가능 코드는,상기 제 2 증착 가스의 흐름이 중지된 후에 상기 제 3 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 제 3 증착 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 제 3 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 제 3 증착 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드를 더 포함하며,상기 제 3 증착 가스는 상기 제 1 증착 가스 및 상기 제 2 증착 가스와 상이한, 층에 피쳐를 형성하는 장치.
- 제 29 항 내지 제 32 항 중 어느 한 항에 있어서,상기 불소-함유 컨포멀층으로부터 불소를 제거하기 위해 적어도 1 회의 탈불소화 사이클을 제공하기 위한 컴퓨터 판독가능 코드는,상기 탈불소화 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로 탈불소화 가스의 흐름을 제공하기 위한 컴퓨터 판독가능 코드, 및상기 탈불소화 가스 소스로부터 상기 플라즈마 프로세싱 챔버 인클로저로의 상기 탈불소화 가스의 흐름을 중지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 층에 피쳐를 형성하는 장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/545,903 US7309646B1 (en) | 2006-10-10 | 2006-10-10 | De-fluoridation process |
US11/545,903 | 2006-10-10 | ||
PCT/US2007/080455 WO2008045764A1 (en) | 2006-10-10 | 2007-10-04 | De-fluoridation process |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090091292A KR20090091292A (ko) | 2009-08-27 |
KR101411797B1 true KR101411797B1 (ko) | 2014-06-24 |
Family
ID=38825919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020097009454A KR101411797B1 (ko) | 2006-10-10 | 2007-10-04 | 탈불소화 프로세스 |
Country Status (8)
Country | Link |
---|---|
US (2) | US7309646B1 (ko) |
EP (1) | EP2074648B1 (ko) |
JP (1) | JP5081917B2 (ko) |
KR (1) | KR101411797B1 (ko) |
CN (1) | CN101523567B (ko) |
AT (1) | ATE540425T1 (ko) |
TW (1) | TWI420594B (ko) |
WO (1) | WO2008045764A1 (ko) |
Families Citing this family (28)
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2007
- 2007-10-04 WO PCT/US2007/080455 patent/WO2008045764A1/en active Application Filing
- 2007-10-04 EP EP07843846A patent/EP2074648B1/en not_active Not-in-force
- 2007-10-04 AT AT07843846T patent/ATE540425T1/de active
- 2007-10-04 CN CN2007800379726A patent/CN101523567B/zh active Active
- 2007-10-04 KR KR1020097009454A patent/KR101411797B1/ko active IP Right Grant
- 2007-10-04 JP JP2009532507A patent/JP5081917B2/ja not_active Expired - Fee Related
- 2007-10-08 TW TW096137696A patent/TWI420594B/zh not_active IP Right Cessation
- 2007-11-01 US US11/934,023 patent/US8172948B2/en not_active Expired - Fee Related
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ATE540425T1 (de) | 2012-01-15 |
EP2074648B1 (en) | 2012-01-04 |
JP2010506428A (ja) | 2010-02-25 |
CN101523567B (zh) | 2013-07-10 |
TWI420594B (zh) | 2013-12-21 |
US8172948B2 (en) | 2012-05-08 |
TW200836260A (en) | 2008-09-01 |
JP5081917B2 (ja) | 2012-11-28 |
EP2074648A1 (en) | 2009-07-01 |
CN101523567A (zh) | 2009-09-02 |
KR20090091292A (ko) | 2009-08-27 |
WO2008045764A1 (en) | 2008-04-17 |
US20080083502A1 (en) | 2008-04-10 |
EP2074648A4 (en) | 2011-05-18 |
US7309646B1 (en) | 2007-12-18 |
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FPAY | Annual fee payment |
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