KR101083622B1 - 피쳐 임계 치수의 감소 - Google Patents

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Abstract

층에 피쳐가 제공된다. 포토레지스트 층이 층상에 형성된다. 포토레지스트 층이 포토레지스트 측벽을 갖는 포토레지스트 피쳐를 형성하기 위해 패터닝되고, 여기서 포토레지스트 피쳐는 제 1 임계 치수를 갖는다. 등각층이 포토레지스트 피쳐의 임계 치수를 감소시키기 위해 포토레지스트 피쳐의 측벽상에 증착된다. 피쳐가 층으로 에칭되고, 여기서, 층 피쳐는 제 1 임계 치수 보다 작은 제 2 임계 치수를 갖는다.
피쳐, 포토레지스트

Description

피쳐 임계 치수의 감소{REDUCTION OF FEATURE CRITICAL DIMENSIONS}
발명의 배경
본 발명은 반도체 장치의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 장치의 피쳐는 널리 공지된 패터닝 및 에칭 프로세스를 사용하여 웨이퍼에서 규정된다. 이들 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착되고, 그 후, 레티클에 의해 필터링된 광에 노광된다. 일반적으로, 레티클은 광이 레티클을 통해 전파하는 것을 차단하는 전형적인 피쳐 기하학적 형상으로 패터닝된다.
레티클을 통과한 이후에, 광은 포토레지스트 재료의 표면과 접촉한다. 광이 포토레지스트 재료의 화학적 조성을 변화시켜서, 현상액이 포토레지스트 재료의 일부를 제거할 수 있다. 포지티브 포토레지스트 재료의 경우에, 노광 영역이 제거되고, 네가티브 포토레지스트 재료의 경우에, 비노광 영역이 제거된다. 그 후, 웨이퍼는 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역으로부터 기반 재료를 제거하도록 에칭되며, 이로 인해, 웨이퍼에 소망의 피쳐를 규정한다.
포토레지스트의 다양한 생성이 공지되어 있다. DUV (Deep Ultra Violet) 포토레지스트는 248 nm 광에 의해 노광된다. 이해를 돕기 위해, 도 1a는 에칭될 층 (108) 상의 ARL (반사 방지층; 110) 상의 패터닝된 포토레지스트 층 (112) 이 스택 (100) 을 형성하는, 기판 (104) 상의 층 (108) 의 개략 단면도이다. 포토레지스트 패턴은 가장 작은 피쳐의 폭 (116) 일 수도 있는 임계 치수 (CD) 를 갖는다. 현재, 248 nm 포토레지스트에 대해, 포토레지스트용의 통상의 CD는 종래의 프로세스를 사용하는 230-250 nm 일 수도 있다. 파장에 의존하는 광학 특성으로 인해, 더 긴 파장광에 의해 노광된 포토레지스트는 더 큰 이론적 최소 임계 치수를 갖는다.
그 후, 피쳐 (120) 는 도 1b에 도시한 바와 같이 포토레지스트 패턴을 통해 에칭될 수도 있다. 이상적으로, 피쳐의 CD (피쳐의 폭) 는 포토레지스트 (112) 에서의 피쳐의 CD (116) 와 동일하다. 실제로, 피쳐 (116) 의 CD는 패시팅 (faceting), 포토레지스트의 부식 또는 언더컷팅 (undercutting) 으로 인해, 포토레지스트 (112) 의 CD 보다 더 클 수도 있다. 또한, 피쳐는 테이퍼될 수도 있고, 여기서, 피쳐의 CD는 적어도 포토레지스트의 CD 만큼 크지만, 피쳐는 피쳐 바닥 근처에서 작은 폭을 갖도록 테이퍼한다. 이러한 테이퍼링은 신뢰할 수 없는 피쳐를 제공할 수도 있다.
작은 CD를 갖는 피쳐를 제공하기 위해, 더 짧은 파장광을 사용하여 형성된 피쳐가 추구되었다. 193 nm 포토레지스트는 193 nm 광에 의해 노광된다. 위상 시프트 레티클 및 다른 기술을 사용하여, 90-100 nm CD 포토레지스트 패턴이 193 nm 포토레지스트를 사용하여 형성될 수도 있다. 이것은 90-100 nm의 CD를 갖는 피쳐를 제공할 수 있다. 157 nm 포토레지스트는 157 nm 광에 의해 노광된다. 위상 시프트 레티클 및 다른 기술을 사용하여, 서브 (sub) 90 nm CD 포토레지스트 패턴이 형성될 수도 있다. 이것은 서브 90 nm CD를 갖는 피쳐를 제공 할 수 있다.
더 짧은 파장 포토레지스트의 사용은 더 긴 파장을 사용하는 포토레지스트에 대하여 추가의 문제점을 제공할 수도 있다. 이론적 한계에 근접한 CD를 얻기 위해, 리소그래피 장치가 더 정밀해야 하고, 이것은 더욱 고가의 리소그래피 장비를 요구한다. 현재, 193 nm 포토레지스트 및 157 nm 포토레지스트는 더 긴 파장 포토레지스트 만큼 높은 선택성을 갖지 않을 수도 있고 플라즈마 에칭 조건하에서 쉽게 변형할 수도 있다.
메모리 장치의 형성에서와 같이, 도전층의 에칭에서, 성능을 감소시키지 않고 장치 밀도를 증가시키는 것이 바람직하다.
발명의 요약
본 발명의 목적에 따라 전술한 바를 달성하기 위해, 층에 피쳐를 형성하는 방법이 제공된다. 포토레지스트 층은 상기 층상에 형성된다. 포토레지스트층은 포토레지스트 측벽을 갖는 포토레지스트 피쳐를 형성하도록 패터닝되고, 여기서, 포토레지스트 피쳐는 제 1 임계 치수를 갖는다. 포토레지스트 피쳐의 임계 치수를 감소시키기 위해, 등각층이 포토레지스트 피쳐의 측벽상에 증착된다. 피쳐는 층으로 에칭되고, 여기서, 층 피쳐는 제 1 임계 치수 보다 작은 제 2 임계 치수를 갖는다.
본 발명의 또 다른 실시형태에서, 층에 피쳐를 형성하는 방법이 제공된다. 포토레지스트층은 상기 층상에 형성된다. 포토레지스트층은 포토레지스트 측벽을 갖는 포토레지스트 피쳐를 형성하도록 패터닝되고, 여기서, 포토레지스트 피쳐는 제 1 임계 치수를 갖는다. 포토레지스트 피쳐의 임계 치수를 감소시키기 위해, 층이 포토레지스트 피쳐의 측벽상에 증착된다. 포토레지스트 피쳐의 측벽상에 층을 증착하는 단계는 제 1 증착 플라즈마를 형성하기 위해 제 1 화학 가스를 사용하는 제 1 증착 단계, 및 제 2 증착 플라즈마를 형성하기 위해 제 2 화학 가스를 사용하는 제 2 증착 단계를 포함하며, 여기서, 제 1 화학 가스는 제 2 화학 가스와 상이하다. 피쳐는 층으로 에칭되고, 여기서, 층 피쳐는 제 1 임계 치수를 가지며, 제 2 임계 치수는 제 1 임계 치수의 70% 이하이다.
본 발명의 또 다른 실시형태에서, 층이 기판에 의해 지지되고 층이 제 1 CD를 갖는 포토레지스트 피쳐를 갖는 포토레지스트 마스크에 의해 커버되는, 층에 피쳐를 형성하는 장치가 제공된다. 플라즈마 프로세싱 챔버는 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하는 기판 지지대, 플라즈마 프로세싱 챔버 인클로저에서 압력을 조절하는 압력 조절기, 플라즈마를 유지하는 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하는 하나 이상의 전극, 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하는 가스 인렛, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하는 가스 아웃렛을 구비한다. 가스 인렛과 유체 접속하는 가스 소스는 제 1 증착 가스 소스, 제 2 증착 가스 소스, 및 에천트 가스 소스를 포함한다. 가스 소스 및 하나 이상의 전극에 제어 가능하게 접속된 제어기는 하나 이상의 프로세서 및 컴퓨터 판독 가능한 매체를 포함한다. 컴퓨터 판독 가능 매체는 포토레지스트 마스크상에 측벽 증착을 형성하기 위해 3개 이상의 증착 사이클을 제공하여 포토레지스트 피쳐내에 제 2 CD를 갖는 피쳐를 형성하는 컴퓨터 판독 가능 코드, 3개 이상의 증착 사이클의 완료 이후에 에천트 가스 소스로부터 플라즈마 프로세싱 챔버로 에천트 가스의 흐름을 제공하는 컴퓨터 판독 가능 코드, 및 에천트 가스를 사용하여 층에서 피쳐를 에칭하는 컴퓨터 판독 가능 코드를 포함하며, 층에서의 피쳐는 제 3 CD를 갖는다. 포토레지스트 마스크상에 측벽 증착을 형성하기 위해 3개 이상의 증착 사이클을 제공하여 포토레지스트 피쳐내에 제 2 CD를 갖는 피쳐를 형성하는 컴퓨터 코드는 제 1 증착 가스 소스로부터 플라즈마 프로세싱 챔버 인클로저로의 제 1 증착 가스의 흐름을 제공하는 컴퓨터 판독 가능 코드, 제 1 증착 가스 소스로부터 플라즈마 프로세싱 챔버 인클로저로의 제 1 증착 가스의 흐름을 중지시키는 컴퓨터 판독 가능 코드, 제 1 증착 가스의 흐름이 중지된 이후에 제 2 증착 가스 소스로부터 플라즈마 프로세싱 챔버 인클로저로의 제 2 증착 가스의 흐름을 제공하는 컴퓨터 판독 가능 코드, 및 제 2 증착 가스 소스로부터 플라즈마 프로세싱 챔버 인클로저로의 제 2 증착 가스의 흐름을 중지시키는 컴퓨터 판독 가능 코드를 포함한다.
본 발명의 또 다른 실시형태에서, 복수의 도전 라인을 형성하는 방법이 제공된다. 도전층은 기판상에 위치된다. 마스크가 형성되고, 이 마스크는 마스크 라인 사이에 마스크 스페이스를 갖는 복수의 마스크를 규정하고, 이 마스크 스페이스는 폭을 갖고, 여기서, 마스크 라인은 폭을 갖고 측벽을 갖는다. 등각층이 마스크의 측벽상에 증착된다. 도전층은 도전 라인 및 도전 라인 사이의 스페이스를 형성하기 위해 마스크를 통해 에칭되고, 도전 라인은 폭을 갖고 도전 라인 사이의 스페이스는 폭을 갖고, 도전 라인 사이의 스페이스의 폭은 마스크 스페 이스의 폭 보다 작으며, 도전 라인의 폭은 라인 마스크의 폭 보다 크다.
본 발명의 이들 및 다른 특징들은 아래의 도면과 함께 본 발명의 상세한 설명에 더욱 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은 첨부 도면들의 형상들로 제한하는 것이 아니고, 예시적으로 도시되었고, 동일한 도면 부호는 동일한 엘리먼트를 나타낸다.
도 1a 및 도 1b는 종래 기술에 따라 에칭된 스택의 개략적인 단면도이다.
도 2는 본 발명의 실시형태에 사용될 수도 있는 프로세스의 하이 레벨 흐름도이다.
도 3a 내지 도 3d는 본 발명의 실시형태에 따라 프로세스된 스택의 개략적인 단면도이다.
도 4는 CD를 감소시키기 위해 포토레지스트 피쳐의 측벽상에 층을 증착하는 단계의 더욱 상세한 흐름도이다.
도 5는 본 발명을 실시하는데 사용할 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 6은 제 1 증착 페이즈 증착만이 전체 증착층에 사용되는 증착층의 개략 단면도이다.
도 7은 제 2 증착 페이즈 증착만이 전체 증착층에 사용되는 증착층의 개략 상면도이다.
도 8은 248 nm 포토레지스트를 사용하는 포토레지스트 에칭 마스크의 상면도이다.
도 9는 포토레지스트 에칭 마스크상에 증착된 증착층의 상면도이다.
도 10은 증착층으로 커버된 포토레지스트 마스크의 피쳐의 단면도이다.
도 11a 및 도 11b는 본 발명의 실시형태에서 사용되는 제어기를 구현하는데 적합할 수 있는 컴퓨터 시스템을 도시한다.
도 12는 248 nm 포토레지스트를 사용하여 형성된 포토레지스트 마스크에서의 피쳐의 단면도이다.
도 13은 증착층으로 커버된 포토레지스트 마스크에서의 피쳐의 단면도이다.
도 14는 증착층과 포토레지스트 층이 스트립된 이후에, 증착층에서의 피쳐를 통해 포토레지스트 아래의 층으로 에칭되는 피쳐의 단면도이다.
도 15a 내지 도 15c는 종래의 기술에 따라 도전 라인을 제조하는 포토레지스트 마스크의 단면도이다.
도 16a 내지 도 16e는 본 발명의 실시형태에 따라 프로세스되는 도전층의 개략적인 단면도이다.
도 17은 에칭 단계의 흐름도이다.
도 18a 내지 도 18d는 본 발명의 실시형태에 따라 프로세스되는 도전층의 개략적인 단면도이다.
도 19는 도전층을 에칭하는 본 발명을 실시하는데 사용될 수도 있는 장치의 개략도이다.
바람직한 실시형태의 상세한 설명
이하, 첨부한 도면에 도시되어 있는 바와 같이, 본 발명의 몇몇의 바람직한 실시형태를 참조하여 본 발명을 상세히 설명한다. 아래의 설명에서, 본 발명의 전반적인 이해를 제공하기 위해 다수의 구체적 설명이 설명되어 있다. 그러나, 본 발명이 이들 구체적 설명의 일부 또는 전부 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 본 발명을 불필요하게 모호하게 하지 않기 위해 널리 공지되어 있는 프로세스 단계 및/또는 구조를 상세히 설명하지 않는다.
본 발명은 작은 임계 치수 (CD) 를 갖는 피쳐를 제공한다. 더욱 구체적으로는, 본 발명은 피쳐를 에칭하기 위해 사용되는 포토레지스트 패턴의 CD 보다 작은 CD들을 갖는 피쳐를 제공한다.
이해를 돕기 위해, 도 2는 본 발명의 실시형태에서 사용될 수도 있는 프로세스의 하이 레벨 흐름도이다. 패터닝된 포토레지스트 마스크가 제공된다 (단계 204). 도 3a는 에칭될 층 (308) 상의 ARL (310) 상에 피쳐 (314) 를 갖는 패터닝된 포토레지스트 마스크 (312) 가 스택 (300) 을 형성하는, 기판 (304) 상의 에칭될 층 (308) 의 개략적 단면도이다. 포토레지스트 마스크는 가장 작은 가능한 피쳐의 폭 (316) 의 가장 넓은 부분일 수도 있는 포토레지스트 피쳐 임계 치수 (CD) 를 갖는다. 현재, 248 nm 포토레지스트에 대해, 포토레지스트에 대한 통상의 CD는 종래의 프로세스를 사용하는 230-250 nm 일 수도 있다.
그 후, CD를 감소시키기 위해 포토레지스트 피쳐의 측벽상에 층이 증착된다 (단계 208). 도 3b는 피쳐 (314) 의 측벽상에 증착된 층 (320) 을 갖는 패터닝된 포토레지스트 마스크 (312) 의 개략적 단면도이다. 증착된 층 (320) 은 포토레지스트 피쳐 (314) 내에 증착된 층 피쳐 (322) 를 형성하고, 여기서, 증착된 층 피쳐 (322) 는 포토레지스트 피쳐 (314) 의 CD (316) 보다 작은 감소된 CD (324) 를 갖는다. 바람직하게는, 증착된 층 피쳐 (322) 의 감소된 CD (324) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 30% 작다 (즉, 포토레지스트 피쳐의 CD (316) 의 70% 이하이다). 더욱 바람직하게는, 증착된 층 피쳐 (322) 의 감소된 CD (324) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 40% 작다 (즉, 포토레지스트 피쳐의 CD (316) 의 60% 이하이다). 가장 바람직하게는, 증착된 층 피쳐 (322) 의 감소된 CD (324) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 50% 작다 (즉, 포토레지스트 피쳐의 CD (316) 의 50% 이하이다). 예를 들어, 증착된 층 피쳐는 포토레지스트 피쳐의 CD (316) 보다 99% 작은 감소된 CD (316) 를 가질 수도 있다. 또한, 증착된 층 피쳐 (322) 가 도시한 바와 같이 매우 등각인 실질적으로 수직인 측벽 (328) 을 갖는 것이 바람직하다. 실질적으로 수직인 측벽의 예로는 바닥으로부터 상부까지 피쳐의 바닥과 88°내지 90°의 각을 이루는 측벽이 있다. 등각 측벽은 피쳐의 상부로부터 바닥까지 실질적으로 동일한 두께를 갖는 증착층을 갖는다. 비-등각 측벽은 실질적으로 비수직인 측벽을 제공하는 패시팅 또는 브레드-로우핑 (bread-loafing) 구조를 형성할 수도 있다. (패시팅 형성으로부터의) 테이퍼된 측벽 또는 브레드-로우핑 측벽은 증착된 층 CD를 증가시킬 수도 있고 불량한 에칭 마스크를 제공할 수도 있다. 바람직하게는, 측벽상의 증착은 포토레지스트 피쳐의 바닥상의 증착 보다 더 두껍다. 더 바람직하게는, 포토레지스트 피쳐의 바닥상에 증착되는 층이 없다.
그 후, 피쳐는 증착된 층 피쳐 (322) 를 통해 에칭될 층 (308) 으로 에칭된다 (단계 212). 도 3c는 에칭될 층 (308) 으로 에칭된 피쳐 (332) 를 도시한다. 이 예에서, 에칭될 층 (308) 으로 에칭된 피쳐 (332) 는 증착된 층 피쳐 (322) 의 CD (324) 와 동일한 CD (336) 를 갖는다. 실제로, 피쳐 (332) 의 CD (336) 는 증착된 층 (320) 의 피쳐 (322) 의 CD (324) 보다 약간 클 수도 있다. 그러나, 증착된 층 피쳐 (322) 의 CD (324) 가 포토레지스트 (312) 의 CD 보다 상당히 작기 때문에, 에칭될 층 (308) 에서의 피쳐 (332) 의 CD (336) 는 포토레지스트 (312) 의 CD (316) 보다 여전히 작다. 증착된 층의 CD (324) 가 포토레지스의 CD 보다 약간 작거나, 또는 증착된 층이 패시팅되거나 브레드 로우핑된 경우에, 에칭될 층의 CD는 포토레지스트의 CD 보다 작지 않을 수도 있다. 또한, 패시팅되거나 브레드-로우핑 증착된 층은 에칭될 층에서 패시팅되거나 불규칙하게 형성된 피쳐를 초래할 수도 있다. 또한, 포토레지스트 피쳐의 바닥상의 증착을 최소화하는 것이 바람직하다. 바람직하게는, 에칭될 층 (308) 에서 에칭된 피쳐 (332) 의 CD (336) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 30% 작다. 더욱 바람직하게는, 에칭될 층 (308) 에서 에칭된 피쳐 (332) 의 CD (336) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 40% 작다. 가장 바람직하게는, 에칭될 층 (308) 에서 에칭된 피쳐 (332) 의 CD (336) 는 포토레지스트 피쳐의 CD (316) 보다 적어도 50% 작다.
그 후, 포토레지스트 및 증착된 층은 스트립될 수도 있다 (단계 216). 이것은 단일 단계 또는 개별 증착된 층 제거 단계 및 포토레지스트 스트립 단계를 갖는 2개의 개별 단계로서 행해질 수도 있다. 애싱이 스트립핑 프로세스를 위해 사용될 수도 있다. 도 3d는 증착된 층 및 포토레지스트 마스크가 제거된 이후의 스택 (300) 을 도시한다. 추가의 형성 단계가 수행될 수도 있다 (단계 220). 그 후, 예를 들어, 컨택트 (340) 가 피쳐에 형성될 수도 있다. 이중 다마신 구조를 제공하기 위해, 컨택트가 형성되기 이전에 트랜치가 에칭될 수도 있다. 컨택트가 형성된 이후에 추가의 프로세스가 수행될 수도 있다.
도 4는 CD를 감소시키기 위한 포토레지스트 피쳐의 측벽상의 증착층 (단계 208) 의 더욱 상세한 흐름도이다. 이 실시형태에서, CD를 감소시키기 위한 포토레지스트 피쳐의 측벽상의 증착층 (단계 208) 은 제 1 증착 페이즈 (404) 및 제 2 증착 페이즈 (408) 를 포함한다.
유전체 에칭의 실시예
도 5는 층을 증착하고, 에칭하며, 스트립핑하는데 사용될 수도 있는 플라즈마 프로세싱 챔버 (500) 의 개략도이다. 플라즈마 프로세싱 챔버 (500) 는 한정 (confinement ring) 링 (502), 상부 전극 (504), 하부 전극 (508), 가스 소스 (510), 및 배출 펌프 (520) 를 포함한다. 가스 소스 (510) 는 제 1 증착 가스 소스 (512) 및 제 2 증착 가스 소스 (516) 를 포함한다. 가스 소스 (510) 는 에칭 가스 소스 (518) 와 같은 추가의 가스 소스를 포함할 수도 있다. 플라즈마 프로세싱 챔버 (500) 내에서, 기판 (304) 은 하부 전극 (508) 상에 위치된다. 하부 전극 (508) 은 기판 (304) 을 유지하는 적절한 기판 척킹 메카니즘 (예를 들어, 정전기, 기계적 클램핑 등) 을 통합한다. 리액터 상부 (528) 는 하부 전극 (508) 에 직접 대향하여 배치된 상부 전극 (504) 을 통합한다. 상부 전극 (504), 하부 전극 (508), 및 한정 링 (502) 은 한정된 플라즈마 볼륨을 규정한다. 가스는, 가스 소스 (510) 에 의해, 한정된 플라즈마 볼륨으로 공급되고, 배출 펌프 (520) 에 의해 한정 링 (502) 과 배출 포트를 통해 한정된 플라즈마 볼륨으로부터 배출된다. 제 1 RF 소스 (544) 는 상부 전극 (504) 에 전기적으로 접속된다. 제 2 RF 소스 (548) 는 하부 전극 (508) 에 전기적으로 접속된다. 챔버 벽 (552) 이 한정 링 (522), 상부 전극 (504), 및 하부 전극 (508) 을 둘러싼다. 제 1 RF 소스 (544) 및 제 2 RF 소스 (548) 는 27MHz 전력원 및 2MHz 전력원을 포함할 수도 있다. RF 전력을 전극에 접속하는 상이한 조합이 가능하다. 본 발명의 바람직한 실시형태에서 사용될 수도 있는, 캘리포니아주 프레몬트의 LAM Reasearch Corporation™에 의해 제조된, 챔버에 부착된 터보 펌프와 기본적으로 동일한 Exelan HP 인 Exelan HPT™의 경우에, 27MHz 전력원과 2MHz 전력원 모두가 하부 전극에 접속된 제 2 RF 전력원 (548) 을 구성하고, 상부 전극은 접지된다. 제어기 (535) 는 RF 소스 (544, 548), 배출 펌프 (520), 및 가스 소스 (510) 에 제어가능하게 접속된다. 에칭될 층 (308) 이 실리콘 옥사이드 또는 유기 실리케이트 글라스와 같은 유전체 층일 때 Exelan HPT 가 사용된다.
도 11a 및 11b는 본 발명의 실시형태에서 사용되는 제어기 (535) 를 구현하는데 적합할 수 있는 컴퓨터 시스템 (1300) 을 도시한다. 도 11a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 도시한다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대 장치로부터 대형 수퍼 컴퓨터까지의 범위의 다수의 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310), 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 데이터를 컴퓨터 시스템 (1300) 으로/으로부터 전달하는데 사용되는 컴퓨터 판독 가능 매체이다.
도 11b는 컴퓨터 시스템 (1300) 의 예시적인 블록도이다. 다양한 서브시스템이 시스템 버스 (1320) 에 부착된다. 프로세서(들) (중앙 처리 유닛 또는 CPU라 칭함; 1322) 가 메모리 (1324) 를 포함하는 저장 장치에 연결된다. 메모리 (1324) 는 랜덤 액세스 메모리 (RAM) 및 판독 전용 메모리 (ROM) 를 포함한다. 당업계에 널리 공지되어 있는 바와 같이, ROM은 데이터 및 명령을 단방향으로 CPU에 전달하도록 작용하고 RAM은 통상적으로 데이터 및 명령을 양방향 방식으로 전달하도록 사용된다. 이들 유형의 메모리 둘 모두는 후술하는 임의의 적절한 컴퓨터 판독 가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (1326) 가 양방향으로 CPU (1322) 에 연결되고, 이것은 추가의 데이터 저장 용량을 제공하며, 또한, 후술하는 임의의 컴퓨터-판독 가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하기 위해 사용될 수도 있고, 통상적으로 1차 저장매체 보다 느린 2차 저장 매체 (하드 디스크와 같은) 이다. 적합한 경우에, 고정 디스크 (1326) 내에 유지되는 정보가 메모리 (1324) 에서 가상 메모리와 같은 표준 방식으로 통합될 수도 있다는 것이 명백할 것이다. 착탈식 디스크 (1314) 는 후술하는 임의의 컴퓨터 판독 가능 매체의 형태를 취할 수도 있다.
또한, CPU (1322) 는 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 다양한 입/출력 장치에 연결된다. 일반적으로, 입/출력 장치는 비디오 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 페이퍼 테이프 판독기, 태블렛, 스틸러스, 음성 또는 필체 인식기, 생체 판독기, 또는 다른 컴퓨터 중 어느 하나 일 수도 있다. 선택적으로, CPU (1322) 는 네트워크 인터페이스 (1340) 를 사용하여 또 다른 컴퓨터 또는 전기 통신 네트워크에 연결될 수도 있다. 이러한 네트워크 인터페이스를 사용하여, CPU가 네트워크로부터 정보를 수신하거나, 상술한 방법 단계를 수행하는 동안 네트워크로 정보를 출력할 수도 있다는 것이 예상된다. 또한, 본 발명의 방법 실시형태는 CPU (1322) 에 대해 단독으로 실행할 수도 있거나 프로세싱의 일부를 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
또한, 본 발명의 실시형태는 다양한 컴퓨터-구현된 동작을 수행하는 컴퓨터 코드를 갖는 컴퓨터 판독 가능 매체를 갖는 컴퓨터 저장 제품에 관한 것이다. 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별하게 설계되고 구성된 것일 수도 있거나, 이들은 널리 공지된 종류의 것일 수도 있고 컴퓨터 소프트웨어 분야에서 기술을 갖는 것에 이용 가능할 수도 있다. 컴퓨터 판독 가능 매체의 예로는하드 디스크, 플로피 디스크, 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 장치와 같은 광학 매체; 광플로피 디스크와 같은 자기-광학 매체; 및 응용 주 문형 집적 회로 (ASIC), 프로그램 가능한 로직 디바이스 (PLD), 및 ROM 및 RAM 디바이스와 같은 프로그램 코드를 저장하고 실행하도록 특별하게 구성된 하드웨어 장치를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예로는 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행된 더 높은 레벨의 코드를 포함하는 파일을 포함한다. 또한, 컴퓨터 판독 가능 매체는 프로세서에 의해 실행 가능한 명령의 시퀀스를 나타내고 반송파에 수록된 컴퓨터 데이터 신호에 의해 송신된 컴퓨터 코드일 수도 있다.
다른 예는 다른 증착 장치를 사용할 수도 있다.
제 1 증착 페이즈 (404) 의 일 예는 터보 펌브의 Vat 밸브를 1000으로 설정함으로써 확립된, 60 mTorr의 압력에서 250 sccm (standard cubic centimeters per minute) Ar과 50 sccm CH3F의 화학물질을 사용하는 CH3F 증착일 수도 있다. 27 MHz RF 소스는 500 와트의 전력을 제공하는 반면, 2 MHz RF 소스는 100 와트의 전력을 제공한다. 챔버 온도는 20 ℃ 에서 유지된다. 기판을 냉각시키기 위한 헬륨 냉각 압력은 15 Torr 이다.
제 2 증착 페이즈 (408) 의 일 예는 터보 펌프의 Vat 밸브를 1000으로 설정함으로써 확립된, 50 mTorr의 압력에서 270 sccm Ar, 12 sccm C4F6, 8 sccm O2, 및 100 sccm CO의 화학물질을 사용하는 C4F6/O2/CO 증착일 수도 있다. 27 MHz RF 소스는 1500 와트의 전력을 제공하는 반면에, 2 MHz RF 소스는 480 와트의 전력을 제공한다. 챔버 온도는 20 ℃에서 유지된다. 기판을 냉각시키기 위한 헬륨 냉각 압력은 15 Torr이다.
도 6은 증착층 (620) 의 개략적 단면도이고, 여기서 제 1 증착 페이즈 증착만이 전체 증착층 (620) 에 대해 사용된다. 증착층 (620) 은 기판 (604) 상의 에칭될 층 (608) 상의 ARL (610) 상의 포토레지스트 마스크 (612) 상에 형성된다. 포토레지스트 마스크 (612) 는 피쳐 (614) 를 형성한다. 이 예에서, 제 1 증착은 "브레드-로우핑" 증착층을 형성한다. 브레드-로우핑 증착층은 피쳐의 상부 근처에서 더 두꺼운 측벽 증착 (632) 과 피쳐의 바닥 근처에서 더 얇은 (또는 없는) 측벽 증착 (636) 을 특징으로 한다. 따라서, 이 증착은 비-등각 측벽 증착을 제공한다. 이러한 증착은 소망하는 실질적으로 수직인 측벽을 제공하지 않는다. 브레드-로우핑은, 컨택트가 클로즈 오프되고 에칭이 이루어지지 않기 때문에, 상면을 결국 핀치 오프시켜서 이 상면은 마스크 층으로서 사용될 수 없다.
도 7은 증착층 (720) 의 개략적 단면도이고, 여기서 제 2 증착 페이즈 증착만이 전체 증착층 (720) 에 대해 사용된다. 증착층 (720) 은 기판 (704) 상의 에칭될 층 (708) 상의 ARL (710) 상의 포토레지스트 마스크 (712) 상에 형성된다. 포토레지스트 마스크 (712) 는 피쳐 (714) 를 형성한다. 이 예에서, 제 1 증착은 "패시팅" 증착층을 형성한다. 패시팅 증착층은 피쳐의 상부 근처에서 더 얇은 (또는 없는) 측벽 증착 (732) 과 피쳐의 바닥 근처에서 더 두꺼운 측벽 증착 (736) 을 포함하는 것을 특징으로 한다. 따라서, 이러한 증착은 또한 비-등각 측벽 증착을 제공한다. 상면 근처의 측벽이 너무 얇은 경우에, 포토레지스트 마스크 (712) 의 패시팅 (740) 이 발생할 수도 있다. 이러한 증착은 소망하는 실질적으로 수직인 측벽을 제공하지 않는다. 포토레지스트 마스크의 코너의 패시팅은 낮은 에칭 선택도와 빠른 마스크 부식을 초래할 수도 있다. 마스크의 패시팅은 또한 에칭된 프로파일의 패시팅을 발생시킬 것이다. 거의 모든 경우에, 마스크가 패시팅되면, 마스크 수직 프로파일이 일반적으로 에칭된 재료로 이동되기 때문에, 최종 에칭된 프로파일 또한 패시팅된다.
따라서, 본 발명의 바람직한 실시형태의 예에서, 상기 예에서의 제 1 증착 페이즈 (404) 및 제 2 증착 페이즈 (408) 는 6 사이클 동안 교대로 발생하고, 여기서 제 1 증착 페이즈 (404) 는 2 초 동안이고 제 2 증착 페이즈는 25 초 동안이다. 이러한 증착은 제 1 증착 페이즈 (404) 의 제 1 증착 다음, 제 2 증착 페이즈 (408) 의 제 2 증착 다음, 제 1 증착 페이즈 (404) 의 제 3 증착 다음, 제 2 증착 페이즈 (408) 의 제 4 증착으로, 제 12 증착까지 반복된다.
도 8은 248 nm 포토레지스트를 사용하는 포토레지스트 에칭 마스크 (804) 의 평면도이다. 포토레지스트 에칭 마스크 (804) 는 복수의 포토레지스트 피쳐 (808) 를 갖는다. 이 예에서, 포토레지스트 피쳐 (808) 는 206 nm 의 CD (812) 를 갖는다. 이 예에서, CD (812) 는 포토레지스트 피쳐의 직경이다.
도 9는 상술한 예를 사용하여 포토레지스트 에칭 마스크상에 증착된 증착층 (904) 의 상면도이다. 증착층 (904) 은 복수의 포토레지스트 피쳐 내에 위치된, 복수의 피쳐 (908) 를 갖는다. 피쳐 (908) 는 포토레지스트 피쳐의 CD (812) 의 56% 인, 이 예에서 115 nm 로 측정된 CD (912) 를 가져서, 증착된 층 피쳐의 CD (912) 는 포토레지스트 피쳐의 CD (812) 보다 44% 작다. 이 예에서, CD는 피쳐의 직경이다.
도 10은 증착층 (1008) 으로 커버된 포토레지스트 마스크 (1004) 에서의 피쳐 (1002) 의 단면도이다. 도시된 바와 같이, 피쳐 (1002) 는 실질적으로 수직인 측벽 (1010) 을 가져서, 피쳐의 폭은 피쳐 (1002) 의 길이에 따라 실질질으로 동일하다. 또한, 측벽상의 층은 매우 등각이어서, 층은 피쳐의 상부로부터 바닥까지 균일한 두께를 갖는다.
도 12는 248 nm 포토레지스트를 사용하여 형성된 포토레지스트 마스크 (1204) 에서의 피쳐 (1202) 의 단면도이다. 이 예에서, 포토레지스트 피쳐는 250 nm의 CD를 갖는다. 2개의 페이즈 증착은 포토레지스트 마스크 (1204) 의 측벽상에 증착층을 제공하기 위해 사용된다. 2개의 페이즈 증착은 이전의 예와는 상이한 방법을 사용할 수도 있다. 도 13은 증착층 (1208) 으로 커버된 포토레지스트 마스크 (1204) 에서의 피쳐 (1202) 의 단면도이다. 증착층 (1208) 에서의 피쳐의 CD는 140 nm 이다. 증착층 (1208) 에서의 피쳐는 포토레지스트 아래의 층을 에칭하기 위해 사용된다. 도 14는 증착층 및 포토레지스트 층이 스트립된 이후에, 증착층에서의 피쳐를 통해 포토레지스트 아래의 층 (1408) 으로 에칭된 피쳐 (1404) 의 단면도이다. 피쳐 (1404) 의 CD는 140 nm 이다.
제 1 증착 페이즈 (404) 및 제 2 증착 페이즈 (408) 의 에칭 시간의 비율을 제어하기 위한 능력은 또 다른 제어 변수를 제공한다. 적절한 비율은 도 3b에 도시한 바와 같은 실질적으로 수직이고 등각인 측벽을 제공한다. 또한, 이러한 증착층은 포토레지스트 마스크를 보호하여 에칭 선택도를 증가시킨다. 증착 프로파일을 제어하기 위해 사용될 수 있는 본 발명에 의해 제공되는 다른 제어 파라미터는, 사이클 회수, 총 증착 시간, 증착 1/증착 2 시간 비율, 화학 가스 비율 (CH3F/O2 비율 또는 C4H6/O2 비율과 같은) 이다. CH3F 대신에 CH2F2 또는 C4H6 대신에 C4F8 와 같은 다른 화학 가스가 사용될 수도 있다.
포토레지스트를 변화시키지 않고 더 작은 임계 치수를 갖는 피쳐를 형성하기 위한 능력은 새로운 리소그래피 장비를 구매하지 않고 더 작은 피쳐를 허용한다. 더 새로운 세대의 포토레지스트가 사용된 경우에, 본 발명은 더 새로운 세대의 포토레지스트에 작은 CD를 제공한다.
다른 실시형태에서, 3개 이상의 상이한 증착 페이즈를 제공하는 3개 이상의 상이한 화학 가스가 사용될 수도 있다.
도전층 에칭의 예
금속 커넥터와 같은 도전 라인 또는 플래시 메모리와 같은 메모리 장치의 형성에서, 도전 라인의 두께를 증가시키거나 도전 라인 사이의 공간의 CD를 감소시키는 것이 바람직하다. 도 15a는 라인 사이의 공간이 종래 기술에 따라 너무 근접할 때, 도전 라인을 제조하는 포토레지스트 마스크의 단면도이다. 웨이퍼와 같은 기판 (1504) 상에, 배리어 층 (1506) 이 위치될 수도 있다. 배리어 층 (1506) 상에, 금속 층 또는 폴리실리콘 층과 같은 도전층 (1508) 이 형성된다. 도전층 (1508) 상에, DARC 층과 같은 반사 방치층 (ARL; 1510) 이 형성된다. 포토레지스트 마스크 (1512) 는 ARL (1510) 상에 형성된다. 이 예에서, 포토레지스트 마스크 (1512) 는 라인 마스크들 (1514) 사이의 공간에 형성된 포토레지스트 잔류물 (1518) 을 갖는 라인 마스크들 (1514) 을 형성한다. 포토레지스트 잔류물 (1518) 의 존재는, 작은 공간으로부터 잔류물을 제거하는 것이 더 어렵기 때문에, 라인 마스크들 (1514) 사이에 너무 작은 공간을 제공함으로써 초래된다. 이것은 제공될 수도 있는 도전 라인의 밀도를 제한할 수도 있다.
도 15b는 너무 작은 공간에 의해 초래되는 문제점을 극복하기 위해 종래 기술에 사용된 도전 라인을 제조하는 포토레지스트 마스크 (1512b) 의 또 다른 단면도이다. 이 예에서의 라인 마스크 (1514b) 는 더 얇게 이루어져서 더 넓은 공간 (1520) 을 허용하고, 이것은 레지스트 잔류물을 방지하고 이전의 예와 동일한 피치 또는 밀도를 유지시킨다. 이러한 접근방식의 결점 중의 하나는 더 얇은 라인 마스크 (1514b) 가 더 얇은 라인을 발생시킨다는 것이다. 더 얇은 라인은 더 작은 신뢰도 및 더 불량한 성능을 초래할 수도 있다. 더 얇은 라인은 더 작은 트랜지스터 면적을 초래할 수도 있고, 이것은 짧은 채널 효과와, 짧은 채널 효과 및 높은 워드라인 저항 (더 느린 속도를 초래) 과 같은 다른 성능 문제를 초래할 수도 있다.
도 15c는 너무 작은 공간에 의해 초래되는 문제점을 극복하기 위해 종래 기술에서 사용된 도전 라인을 제조하는 포토레지스트 마스크 (1512c) 의 또 다른 단면도이다. 어떤 애플리케이션에서, 라인 마스크 (1514c) 가 공간 (1522) 과 동일한 폭을 갖는 것이 바람직하다. 이 예에서, 공간 (1522) 이 레지스트 잔류물 을 방지하기 위해 더 넓게 이루어지기 때문에, 라인 마스크 (1514c) 또한 더 넓다. 그 결과, 피치가 증가되고 라인의 밀도가 감소된다.
더 넓은 라인 폭을 유지하면서 라인 사이의 공간을 감소시킴으로써 더욱 밀집하게 위치된 도전 라인을 제공하는 것이 바람직하다.
도 2에 도시한 높은 레벨의 프로세스가 본 발명의 이 실시형태의 이해를 돕기 위해 사용된다. 패터닝된 포토레지스트 마스크가 제공된다 (단계 204). 도 16a는 에칭될 도전층 (1608) 상의 ARL (1610) 상에서 그 사이에서 마스크 공간 (1620) 을 갖는 마스크 라인 (1614) 을 형성하는 패터닝된 포토레지스트 마스크 (1612) 를 갖는, 기판 (1604) 상의 배리어 층 (1606) 상의 에칭될 도전층 (1608) 의 개략적 단면도이다. 포토레지스트 마스크는 공간의 폭 (1616) 인 공간 임계 치수 (CD) 와 마스크 라인 (1614) 의 폭 (1626) 인 라인 CD를 갖는다. 현재, 248 nm 포토레지스트에 대해, 공간 폭 CD에 대한 통상의 CD는 0.16 ㎛ 이다. 일반적으로, 포토레지스트에서의 공간의 폭은 공간에서 포토레지스트 잔류물없이 포토레지스트에 공간의 형성을 제공하는데 충분히 넓게 이루어진다. 포토레지스트 마스크 라인의 폭은 도전 라인의 밀도 증가를 제공하기에 충분히 얇다.
그 후, 등각층이 공간의 폭을 감소시키기 위해 포토레지스트 피쳐의 측벽상에 증착된다 (단계 208). 도 16b는 마스크 (1612) 의 측벽상에 증착된 층 (1630) 을 갖는 패터닝된 포토레지스트 마스크 (1612) 의 개략적 단면도이다. 증착된 층 (1630) 은 마스크 공간 사이에 증착된 층 공간 (1632) 을 형성하고, 여기서 증착된 층 공간 (1632) 은 마스크 공간의 폭 (1616) 보다 작은 감소된 폭 (CD; 1634) 을 갖는다. 또한, 증착된 층 (1630) 은 마스크 라인 (1614) 의 폭 (1626) 보다 큰 폭 (1638) 을 갖는 증착된 층 마스크 라인을 형성한다. 바람직하게는, 증착된 층 공간 (1632) 의 감소된 폭 (1634) 은 마스크 공간 (1620) 의 폭 (1616) 보다 적어도 20% 작다 (즉, 마스크 공간 (1620) 의 폭 (1616) 의 80% 이하이다). 더욱 바람직하게는, 증착된 층 공간 (1632) 의 감소된 폭 (1634) 은 마스크 공간 (1620) 의 폭 (1616) 보다 적어도 50% 작다 (즉, 마스크 공간 (1620) 의 폭 (1616) 의 50% 이하이다). 가장 바람직하게는, 증착된 층 공간 (1632) 의 감소된 폭 (1616) 은 마스크 공간 (1620) 의 폭 (1634) 보다 적어도 70% 작다 (즉, 마스크 공간 (1620) 의 폭 (1616) 의 30% 이하이다). 또한, 증착된 층이 도시한 바와 같이 매우 등각인 실질적으로 수직인 측벽 (1642) 을 형성하는 것이 바람직하다. 실질적으로 수직인 측벽의 예는 바닥으로부터 상면까지 공간의 바닥과 88°내지 90°의 각을 이루는 측벽이다. 등각 측벽은 공간의 상면으로부터 바닥까지 실질적으로 동일한 두께를 갖는다. 도전층 에칭을 위한 이러한 프로세스는 단일 증착에서 등각층을 제공할 수 있다.
도전층을 에칭하는 바람직한 실시형태에서, 증착층은 모든 방향으로 등각이다 (등방성). 이것은 마스크의 측벽상의 층 만큼 두꺼은 ARL (1610) 상의 층을 발생시킨다.
도전층 (1608) 은 증착된 층 (1630) 을 통해 에칭될 수도 있다 (단계 212). 이 예에서, 에칭 단계는 도 17에 도시한 바와 같이 2개 이상의 개별 에칭을 포함한다. 이방성 증착 층 에칭이 증착된 층 (1630) 을 에칭하기 위해 사용된다 (단계 1704). 도 16c는 증착된 층이 이방성으로 에칭된 이후의 기판의 단면도이다. 나머지 증착된 층은 마스크 라인 (1614) 주위에 측벽 (1642) 을 형성한다. 이방성 도전층 에칭은 도전층 (1608) 으로 에칭하기 위해 사용된다 (단계 1708). 도 16d는 도전층이 그 사이에 형성된 공간 (1650) 과 도전 라인 (1646) 을 형성하도록 에칭된 이후의 기판의 단면도이다. 도전 라인 (1646) 은 폭 (1648) 을 갖고 그 도전 라인 사이의 공간은 도 16d에 도시한 바와 같은 폭 (1652) 을 갖는다. 바람직하게는, 도전 라인 사이의 공간 (1650) 의 폭 (1652) 은 마스크 라인 사이의 공간 (1620) 의 폭 (1616) 보다 적어도 20% 작다. 더욱 바람직하게는, 도전 라인 사이의 공간 (1650) 의 폭 (1652) 은 마스크 라인 사이의 공간 (1620) 의 폭 (1616) 보다 적어도 50% 작다. 가장 바람직하게는, 도전 라인 사이의 공간 (1650) 의 폭 (1652) 은 마스크 라인 사이의 공간 (1620) 의 폭 (1616) 보다 적어도 70% 작다.
그 후, 포토레지스트 및 증착된 층은 스트립될 수도 있다 (단계 216). 이것은 단일 단계로서 또는 개별 증착된 층 제거 단계 및 포토레지스트 스트립 단계를 갖는 2개의 개별 단계로서 행해질 수도 있다. 애싱이 스트립핑 프로세스를 위해 사용될 수도 있다. 도 16e는 증착된 층 및 포토레지스트 마스크가 제거된 이후의 스택 (1600) 을 도시한다. 추가의 프로세스가 수행될 수도 있다 (단계 220). 예를 들어, 도전 라인이 메모리 장치의 일부가 되도록 형성될 수도 있다.
그렇게 형성된 구조는 더 작은 공간 및 더 넓은 도전 라인을 갖는 더 높은 밀도의 장치를 제공한다. 이 예에서, 도전 라인 (1646) 의 폭 (1648) 은 공간 (1650) 의 폭 (1652) 과 거의 동일하다. 공간 폭에 대한 다른 도전 라인 폭 비율이 이 실시형태에 의해 제공될 수도 있다. 바람직하게는, 마스크 라인 사이의 공간의 폭에 대한 마스크 라인의 폭의 비율은 1:1 보다 작고, 여기서 도전 라인 사이의 공간에 대한 도전 라인의 폭의 비율은 1:1 이하이고, 더욱 바람직하게는 1:1 보다 크다. 이러한 비율은 더 높은 밀도의 장치를 제공하는데 유용하고, 여기서 도전층은 폴리실리콘이다.
본 발명의 또 다른 실시형태에서, 마스크 라인은 공간의 폭과 거의 동일한 폭을 갖는다. 도 18a는 에칭될 도전층 (1808) 상의 ARL (1810) 상에서 그 사이에 마스크 공간 (1820) 을 갖는 마스크 라인 (1814) 을 형성하는 패터닝된 포토레지스트 마스크 (1812) 를 갖는, 기판 (1804) 상의 배리어 층 (1806) 상의 에칭될 도전층 (1808) 의 단면도이다. 포토레지스트 마스크는 공간의 폭 (1816) 인 공간 임계 치수 (CD) 및 마스크 라인 (1814) 의 폭 (1826) 인 라인 CD를 갖는다. 일반적으로, 포토레지스트에서의 공간의 폭은 공간에 포토레지스트 잔류물 없이 포토레지스트에 공간의 형성을 제공하는데 충분히 넓게 이루어진다.
그 후, 등각층이 공간의 폭을 감소시키기 위해 포토레지스트 피쳐의 측벽상에 증착된다 (단계 208). 도 18b는 마스크 (1812) 의 측벽상에 증착된 층 (1830) 을 갖는 패터닝된 포토레지스트 마스크 (1812) 의 개략적 단면도이다. 증착된 층 (1830) 은 마스크 공간 내에 증착된 층 공간 (1832) 을 형성하고, 여기서 증착된 층 공간 (1832) 은 마스크 공간의 폭 (1816) 보다 작은 감소된 폭 (CD; 1834) 을 갖는다. 또한, 증착된 층 (1830) 은 마스크 라인 (1814) 의 폭 (1826) 보다 큰 폭 (1838) 을 갖는 증착된 층 마스크 라인을 형성한다.
도전층 (1808) 은 증착된 층 (1830) 을 통해 에칭될 수도 있다 (단계 212). 도 18c는 도전층이 사이에 공간 (1850) 이 형성된 도전 라인 (1846) 을 형성하도록 에칭된 이후의 기판의 단면도이다. 도전 라인 (1846) 은 도 18c에 도시한 바와 같이, 폭 (1848) 을 갖고 도전 라인 사이의 공간은 폭 (1852) 을 갖는다.
그 후, 포토레지스트 및 증착된 층은 스트립될 수도 있다 (단계 216). 도 18d는 증착된 층과 포토레지스트 마스크가 제거된 이후의 스택 (1800) 을 도시한다. 추가 프로세스가 수행될 수도 있다 (단계 220). 예를 들어, 금속 라인이 다양한 장치들을 전기적으로 접속하기 위해 사용될 수도 있다.
그렇게 형성된 구조는 더욱 근접하게 이격된 더 넓은 도전 와이어를 제공한다. 이 예에서, 도전 금속 라인이 이전에 행해진 바와 동일한 밀도를 갖지만, 더 작은 공간을 갖는 더 넓은 도전 라인을 제공하는 경우에, 감소된 저항을 제공하는 것과 같이, 도전 라인의 성능을 향상시킨다. 본 발명은 원래 마스크의 라인 폭 보다 100% 이상 큰 도전 라인 폭을 제공할 수도 있다. 더욱 바람직하게는, 도전 라인 폭은 원래 마스크의 라인 폭 보다 150% 이상 크다. 이 실시형태에서, 증착 단계는 순차적이고 동시가 아니다.
예시적 방법
예시적 방법에서, 증착층 및 도전층을 증착 및 에칭하기 위해 사용될 수도 있는 장치는 캘리포니아주 프레몬트의 LAM Research Corporation™ 에 의해 제조된 2300 Versys™ 이다. 도 19는 증착층을 증착 및 에칭하기 위해 사용된 이러한 장치 (1900) 의 개략도이다. 플라즈마 프로세싱 챔버 (1900) 는 유도성 안테나 (또는 코일; 1902), 가스 분배 플레이트 (GDP; 1904), 기판 지지부 (1908), 가스 소스 (1910), 및 배출 펌프 (1920) 를 포함한다. 가스 소스 (1910) 는 가스 분배 플레이트 (1904) 와 유체 접속되어 있고 증착 가스 소스 (1912) 와 에칭 가스 소스 (1916) 를 포함한다. 가스 소스 (1910) 는 제 2 에칭 또는 증착 가스 소스와 같은 추가의 가스 소스를 포함할 수도 있다. 플라즈마 프로세싱 챔버 (1900) 내에서, 기판 (1604) 은 기판 지지부 (1908) 상에 위치된다. 기판 지지부 (1908) 는 기판 (1604) 을 홀딩하는 적절한 기판 척킹 메카니즘 (예를 들어, 정전기, 기계적 클램핑 등) 을 통합한다. 리액터 상부 (1928) 는 안테나 (1902) 로부터 챔버로의 에너지의 전달을 허용하는 수정 유전체 윈도우 (1976) 를 통합한다. 유전체 윈도우 (1976), 기판 지지부 (1908), 및 양극화된 알루미늄 챔버 벽 (1952) 은 한정된 플라즈마 볼륨을 규정한다. 가스가 가스 소스 (1910) 에 의해 한정된 플라즈마 볼륨으로 공급되고 배출 펌프 (1920) 에 의해 배출 포트를 통해 한정된 플라즈마 볼륨으로부터 배출된다. 제 1 RF 소스 (1944) 가 안테나에 전기적으로 접속된다. 제 2 RF 소스 (1948) 가 기판 지지부 (1908) 에 전기적으로 접속된다. 이 예에서, 제 1 RF 소스 (1944) 는 13.56 MHz 주파수를 갖는 신호를 제공하고, 제 2 RF 소스 (1948) 는 13.56 MHz 주파수를 갖는 신호를 제공한다.
증착층의 증착 동안 (단계 208), 10 mTorr의 압력이 챔버에 제공된다. 제 1 RF 소스 (1944) 는 안테나 (1902) 에 의해 유전체 윈도우 (1976) 를 통해 플라즈마 볼륨 (1940) 으로 1000 와트 (TCP 전력) 를 제공한다. 기판 홀더 (1908) 에 제공되는 바이어스 전력은 없다. 증착 가스 소스 (1912) 는 15 초 증착 동안 50 sccm SiCl4 및 100 sccm O2 의 흐름을 제공한다. 이것은 SiClXOY의 1,000-2,000 Å 두께의 층을 형성한다. 이러한 필름은 내에칭성이 충분히 강한 산화 필름일 수도 있다.
증착층의 이방성 에칭 동안 (단계 1704), 5 mTorr의 압력이 챔버에 제공된다. 제 1 RF 소스 (1944) 는 안테나 (1902) 에 의해 플라즈마 볼륨 (1940) 에 500 와트를 제공한다. -175 볼트의 바이어스가, 기판으로의 포지티브 이온을 가속시키기 위해 기판 지지부에 인가되어 에칭을 용이하게 한다. 에칭 가스 소스 (1916) 는 100 sccm의 CF4를 제공한다.
도전층의 이방성 에칭 (단계 1708) 은 4개의 에칭, BT (breakthrough) 에칭, ME1 (main etch 1), ME2 (main etch 2), 및 OE (over etch) 을 사용하여 달성된다. BT에, 5 mTorr 압력이 제공된다. 500 와트가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -175 볼트의 바이어스가 기판으로 이온을 가속시키기 위해 기판 지지부 (1908) 에 인가되어 에칭을 용이하게 한다. 에칭 소스는 약 10 초 동안 100 sccm의 CF4를 제공한다.
ME1에 대하여, 10 mTorr 압력이 제공된다. 800 와트가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -90 볼트의 바이어스가, 기판으로의 이온을 가속시키기 위해 기판 지지부 (1908) 에 인가되어 에칭을 용이하게 한다. 에칭 소스는 약 45 초 동안 100 sccm 의 Cl2, 100 sccm HBr, 및 5 sccm O2를 제공한다.
ME2에, 20 mTorr 압력이 제공된다. 400 와트가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -170 볼트의 바이어스가, 기판으로의 이온을 가속시키기 위해 기판 지지부 (1908) 에 인가되어 에칭을 용이하게 한다. 에칭 소스는 20 sccm 의 Cl2, 360 sccm HBr, 및 5 sccm O2를 제공한다. 이러한 에칭을 중지시킬 때를 결정하기 위해 엔드포인트 검출이 사용된다.
OE에, 60 mTorr 압력이 제공된다. 500 와트가 안테나 (1902) 를 통해 챔버 (1900) 에 제공된다. -210 볼트의 바이어스가, 기판으로의 이온을 가속시키기 위해 기판 지지부 (1908) 에 인가되어 에칭을 용이하게 한다. 에칭 소스는 약 80 초 동안 267 sccm의 He, 133 sccm HBr, 및 2 sccm O2 를 제공한다.
다른 실시형태가 마스크용으로 하드마스크를 사용할 수도 있다. 이러한 실시형태에서, 포토레지스트 마스크는 하드마스크를 개방시키기 위해 사용될 수도 있다. 증착층이 공간을 감소시키기 위해 하드마스크상에 위치될 수도 있다. 또 다른 방법으로, 증착층은 하드마스크를 에칭하기 이전에 포토레지스트상에 위치될 수도 있다.
본 발명을 여러 바람직한 실시형태와 관련하여 설명하였지만, 본 발명의 범위 내에 있는 대안, 변경, 및 다양한 대체 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 다수의 대안 방식이 있다. 따라서, 아래의 첨부한 청구범위는 본 발명의 사상 및 범위 내에 있는 모든 이러한 대안, 변경, 및 다양한 대체 등가물을 포함하는 것으로서 해석되어야 한다.

Claims (39)

  1. 층에 피쳐를 형성하는 방법으로서,
    상기 층상에 포토레지스트 층을 형성하는 단계;
    포토레지스트 측벽을 갖는 포토레지스트 피쳐를 형성하기 위해 상기 포토레지스트 층을 패터닝하는 단계로서, 상기 포토레지스트 피쳐는 제 1 임계 치수 (CD) 를 갖는, 상기 패터닝 단계;
    상기 포토레지스트 피쳐의 상기 임계 치수를 감소시키기 위해 상기 포토레지스트 피쳐의 상기 측벽상에 등각층 (conformal layer) 을 증착하는 단계로서, 제 1 증착 플라즈마를 형성하기 위해 제 1 화학 가스 (gas chemistry) 로 제 1 증착하는 단계와, 제 2 증착 플라즈마를 형성하기 위해 제 2 화학 가스로 제 2 증착하는 단계를 포함하며, 상기 제 1 화학 가스는 상기 제 2 화학 가스와 상이하고, 상기 등각층을 증착하는 단계는, 증착된 등각층이 없는 상기 포토레지스트 피쳐의 바닥의 일부를 제공하는, 상기 등각층 증착 단계; 및
    상기 층에 피쳐를 에칭하는 단계로서, 상기 층의 피쳐는 상기 제 1 임계 치수 보다 작은 제 2 임계 치수를 갖는, 상기 피쳐의 에칭 단계를 포함하는, 층에 피쳐를 형성하는 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 포토레지스트 피쳐 상에 상기 등각층을 증착하는 단계는,
    제 3 증착 플라즈마를 형성하기 위해 상기 제 1 화학 가스로 제 3 증착하는 단계; 및
    제 4 증착 플라즈마를 형성하기 위해 상기 제 2 화학 가스로 제 4 증착하는 단계를 더 포함하는, 층에 피쳐를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 제 2 임계 치수는 상기 제 1 임계 치수의 70% 이하인, 층에 피쳐를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 측벽상에 상기 등각층을 증착하는 단계는 수직인 측벽을 형성하는, 층에 피쳐를 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 포토레지스트 층은 248 nm 포토레지스트로부터 형성되고 상기 피쳐는 140 nm 이하의 CD를 갖는, 층에 피쳐를 형성하는 방법.
  7. 제 5 항에 있어서,
    포토레지스트 마스크 및 증착된 등각층을 단일의 스트립핑 단계를 사용하여 스트립핑하는 단계를 더 포함하는, 층에 피쳐를 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 포토레지스트 마스크 및 증착된 등각층을 스트립핑하는 단계는 상기 포토레지스트 마스크 및 증착된 등각층을 애싱하는 단계를 포함하는, 층에 피쳐를 형성하는 방법.
  9. 제 4 항에 있어서,
    상기 등각층은 측벽 두께를 갖고,
    상기 등각층은 상기 피쳐의 상부로부터 바닥까지 동일한 측벽 두께를 갖는, 층에 피쳐를 형성하는 방법.
  10. 제 4 항에 있어서,
    상기 등각층은 측벽 두께 및 포토레지스트 피쳐 바닥 두께를 갖고,
    상기 측벽 두께는 상기 포토레지스트 피쳐 바닥 두께 보다 큰, 층에 피쳐를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 제 2 임계 치수는 상기 제 1 임계 치수의 70% 이하인, 층에 피쳐를 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 포토레지스트 층은 248 nm 포토레지스트로부터 형성되고 상기 피쳐는 140 nm 이하의 CD를 갖는, 층에 피쳐를 형성하는 방법.
  13. 삭제
  14. 층에 피쳐를 형성하는 방법으로서,
    상기 층상에 포토레지스트 층을 형성하는 단계;
    포토레지스트 측벽을 갖는 포토레지스트 피쳐를 형성하기 위해 상기 포토레지스트 층을 패터닝하는 단계로서, 상기 포토레지스트 피쳐는 제 1 임계 치수를 갖는, 상기 패터닝 단계;
    상기 포토레지스트 피쳐의 상기 임계 치수를 감소시키기 위해 상기 포토레지스트 피쳐의 상기 측벽상에 층을 증착하는 단계로서, 제 1 증착 플라즈마를 형성하기 위해 제 1 화학 가스로 제 1 증착하는 단계와, 제 2 증착 플라즈마를 형성하기 위해 제 2 화학 가스로 제 2 증착하는 단계를 포함하며, 상기 제 1 화학 가스는 상기 제 2 화학 가스와 상이하고, 상기 층을 증착하는 단계는 증착된 층이 없는 상기 포토레지스트 피쳐의 바닥의 일부를 제공하는, 상기 증착 단계; 및
    상기 층에 피쳐를 에칭하는 단계로서, 상기 층의 피쳐는 제 2 임계 치수를 갖고, 상기 제 2 임계 치수는 상기 제 1 임계 치수의 70% 이하인, 상기 피쳐의 에칭 단계를 포함하는, 층에 피쳐를 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 제 2 임계 치수는 상기 제 1 임계 치수의 60% 이하인, 층에 피쳐를 형성하는 방법.
  16. 제 14 항에 있어서,
    상기 포토레지스트 피쳐 상에 층을 증착하는 단계는,
    제 3 증착 플라즈마를 형성하기 위해 상기 제 1 화학 가스로 제 3 증착하는 단계; 및
    제 4 증착 플라즈마를 형성하기 위해 상기 제 2 화학 가스로 제 4 증착하는 단계를 더 포함하는, 층에 피쳐를 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 측벽상에 상기 층을 증착하는 단계는 수직인 측벽을 형성하는, 층에 피쳐를 형성하는 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 복수의 도전 라인을 형성하는 방법으로서,
    기판상에 도전층을 위치시키는 단계;
    마스크를 형성하는 단계로서, 상기 마스크는 마스크 라인들 사이에 마스크 공간을 갖는 복수의 마스크 라인을 규정하고, 상기 마스크 공간은 폭을 갖고, 상기 마스크 라인은 폭과 측벽을 갖는, 상기 마스크 형성 단계;
    상기 기판을 플라즈마 프로세싱 챔버에 위치시키는 단계;
    상기 기판이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 마스크의 측벽상에 등각층을 증착하는 단계로서, 상기 등각층을 증착하는 단계는, 증착된 등각층이 없는 상기 마스크 공간의 바닥의 일부를 제공하는, 상기 등각층을 증착하는 단계; 및
    상기 기판이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 도전 라인 및 상기 도전 라인들 사이의 공간을 형성하기 위해 상기 마스크를 통해 상기 도전층을 에칭하는 단계를 포함하며,
    상기 도전 라인은 폭을 갖고, 상기 도전 라인 사이의 공간은 폭을 갖고, 상기 도전 라인들 사이의 공간의 폭은 상기 마스크 공간의 폭 보다 작고, 상기 도전 라인의 폭은 상기 마스크 라인의 폭 보다 큰, 복수의 도전 라인 형성 방법.
  22. 제 21 항에 있어서,
    상기 마스크 공간의 폭에 대한 상기 마스크 라인의 폭의 비율은 1:1 보다 작고, 상기 도전 라인들 사이의 공간의 폭에 대한 상기 도전 라인들의 폭의 비율은 1:1 이상인, 복수의 도전 라인 형성 방법.
  23. 제 21 항에 있어서,
    상기 마스크 공간의 폭에 대한 상기 마스크 라인의 폭의 비율은 1:1 보다 작고, 상기 도전 라인들 사이의 공간의 폭에 대한 상기 도전 라인의 폭의 비율은 1:1 보다 큰, 복수의 도전 라인 형성 방법.
  24. 제 21 항에 있어서,
    상기 마스크 공간의 폭은 상기 도전 라인들 사이의 공간의 폭 보다 50% 보다 큰, 복수의 도전 라인 형성 방법.
  25. 제 21 항에 있어서,
    제 1 에칭 방법으로 상기 등각층을 에칭하는 단계를 더 포함하며,
    상기 도전층을 에칭하는 단계는 상기 제 1 에칭 방법과 상이한 제 2 에칭 방법을 사용하는, 복수의 도전 라인 형성 방법.
  26. 제 21 항에 기재된 방법으로 형성된 반도체 장치.
  27. 제 21 항에 있어서,
    상기 기판이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 등각층과 상기 마스크를 단일의 스트립핑 단계를 사용하여 스트립핑하는 단계를 더 포함하는, 복수의 도전 라인 형성 방법.
  28. 삭제
  29. 제 1 항에 있어서,
    플라즈마 프로세싱 챔버에 상기 층을 위치시키는 단계를 더 포함하며,
    상기 등각층을 증착하는 단계 및 상기 피쳐를 에칭하는 단계는 상기 플라즈마 프로세싱 챔버에서 수행되는, 층에 피쳐를 형성하는 방법.
  30. 제 29 항에 있어서,
    상기 층이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 등각층과 상기 포토레지스트 층을 단일의 스트립핑 단계를 사용하여 스트립핑하는 단계를 더 포함하는, 층에 피쳐를 형성하는 방법.
  31. 삭제
  32. 제 14 항에 있어서,
    플라즈마 프로세싱 챔버에 상기 층을 위치시키는 단계를 더 포함하며,
    상기 포토레지스트 피쳐의 측벽상에 층을 증착하는 단계 및 상기 피쳐를 에칭하는 단계는 상기 플라즈마 프로세싱 챔버에서 수행되는, 층에 피쳐를 형성하는 방법.
  33. 제 32 항에 있어서,
    상기 층이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 증착된 층과 포토레지스트 층을 단일의 스트립핑 단계를 사용하여 스트립핑하는 단계를 더 포함하는, 층에 피쳐를 형성하는 방법.
  34. 삭제
  35. 기판상의 에칭층에 피쳐를 형성하는 방법으로서,
    상기 에칭층상에 포토레지스트 층을 형성하는 단계;
    포토레지스트 측벽을 갖는 포토레지스트 피쳐를 형성하기 위해 상기 포토레지스트 층을 패터닝하는 단계로서, 상기 포토레지스트 피쳐는 제 1 임계 치수를 갖는, 상기 패터닝하는 단계;
    플라즈마 프로세싱 챔버에 상기 기판을 위치시키는 단계;
    상기 기판이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 포토레지스트 피쳐의 상기 임계 치수를 감소시키기 위해 상기 포토레지스트 피쳐의 상기 측벽상에 등각층을 증착하는 단계로서, 상기 등각층을 증착하는 단계는, 증착된 등각층이 없는 상기 포토레지스트 피쳐의 바닥의 일부를 제공하는, 상기 등각층을 증착하는 단계; 및
    상기 기판이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 에칭층에 피쳐를 에칭하는 단계로서, 상기 층의 피쳐는 상기 제 1 임계 치수 보다 작은 제 2 임계 치수를 갖는, 상기 피쳐의 에칭 단계를 포함하는, 에칭층에 피쳐를 형성하는 방법.
  36. 제 35 항에 있어서,
    상기 기판이 상기 플라즈마 프로세싱 챔버에 있는 동안, 상기 등각층과 상기 포토레지스트 층을 단일의 스트립핑 단계를 사용하여 스트립핑하는 단계를 더 포함하는, 에칭층에 피쳐를 형성하는 방법.
  37. 삭제
  38. 제 1 항에 있어서,
    상기 제 1 증착은 브레드-로우핑 (bread-loafing) 증착 및 패시팅 (faceting) 증착의 그룹으로부터 선택되고, 상기 제 2 증착은 브레드-로우핑 증착 및 패시팅 증착의 그룹으로부터 선택되며, 상기 제 1 증착과 상기 제 2 증착 양쪽 모두가 브레드 로우핑 증착은 아니며, 양쪽 모두가 패시팅 증착은 아닌, 층에 피쳐를 형성하는 방법.
  39. 제 14 항에 있어서,
    상기 제 1 증착은 브레드-로우핑 (bread-loafing) 증착 및 패시팅 (faceting) 증착의 그룹으로부터 선택되고, 상기 제 2 증착은 브레드-로우핑 증착 및 패시팅 증착의 그룹으로부터 선택되며, 상기 제 1 증착과 상기 제 2 증착 양쪽 모두가 브레드 로우핑 증착은 아니며, 양쪽 모두가 패시팅 증착은 아닌, 층에 피쳐를 형성하는 방법.
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