CN1922722B - 减少图案特征的临界尺寸 - Google Patents

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Abstract

在一个层中设置一种特征。在所述层上形成光刻胶层。在所述光刻胶层上形成图案，以形成具有光刻胶侧壁的光刻胶特征，其中，所述光刻胶特征具有第一临界尺寸。在所述光刻胶特征的侧壁上淀积保形层，以减小所述光刻胶特征的临界尺寸。将各特征蚀刻到所述层中，其中所述层的特征具有比第一临界尺寸小的第二临界尺寸。

Description

减少图案特征的临界尺寸 
技术领域
本发明涉及半导体器件的形成。 
背景技术
在半导体晶圆加工过程中，使用众所周知的图案形成和蚀刻工艺在所述晶圆上确定了半导体器件的特征。在这些工艺中，在所述晶圆上淀积了光刻胶(PR)材料，然后，将该材料暴露在经过掩模原版过滤的光下。所述掩模原版一般是玻璃板，在该板上，形成了阻挡光通过所述掩模原版的、作为模板的特征几何图案。 
在通过所述掩模原版后，光接触光刻胶材料的表面。所述光改变了光刻胶材料的化学成分，使得显影剂能去除一部分光刻胶材料。在正型光刻胶材料的情况下，去除了曝光区，而在负型光刻胶材料的情况下，去除了未曝光区。此后，对所述晶圆进行蚀刻，以将下层的材料从不再受光刻胶材料保护的区域中去除，从而，在所述晶圆中形成所要的特征。 
已知各种生成光刻胶的方法。深紫外(DUV)光刻胶曝光于248nm的光下。为便于理解，图1A是衬底104上的层108的示意截面图，在待蚀刻层108上的ARL(减反射层)110上，设置了经图案化的光刻胶层112，这样，便形成了叠层100。所述光刻胶图案具有临界尺寸(CD)，该尺寸可以是最小特征的宽度116。目前，对于248nm的光刻胶，使用传统工艺得到的所述光刻胶的典型临界尺寸为230-250nm。由于光学特性取决于波长，因而曝光于波长较长的光下的光刻胶具有较大的最小临界尺寸。 
然后，可以通过所述光刻胶图案进行蚀刻，如图1B所示。理想 地，特征的临界尺寸(特征的宽度)等于光刻胶112中的特征的临界尺寸116。在实际中，由于光刻胶的小面形成(faceting)与腐蚀或底切等原因，特征116的临界尺寸会大于光刻胶112的临界尺寸。特征也可能逐渐变细，特征的临界尺寸至少与光刻胶的临界尺寸同样大，但是，所述特征逐渐变细，从而在靠近其底部处具有较小的宽度。这样的逐渐变细将造成不可靠的特征。 
为提供具有较小临界尺寸的特征，使用较短波长的光来形成特征。将193nm光刻胶曝光于193nm波长的光下。使用相移掩模原版和其他技术，利用193nm光刻胶，可形成临界尺寸为90-100nm的光刻胶图案。这样便能提供临界尺寸为90-100nm的特征。将157nm光刻胶暴露在157nm波长的光下。使用相移掩模原版和其他技术，利用157nm光刻胶，可形成临界尺寸为不到90nm的光刻胶图案。这样便能提供临界尺寸为不到90nm的特征。 
相比使用较长波长的光刻胶，使用波长较短的光刻胶可能产生附加的问题。为得到接近理论极限的临界尺寸，光刻设备必须更为精确，而这便需要更为昂贵的光刻设备。目前，193nm光刻胶和157nm光刻胶不具有较长波长的光刻胶那样高的选择性，并且，在等离子体蚀刻条件下，更容易发生畸形。 
在导电层蚀刻中，例如在形成存储装置的过程中，希望在不削弱性能的情况下，增加装置密度。 
发明内容
为实现前述目标和根据本发明的目的，提供了一种用于在层中形成特征的方法。在所述层上形成了光刻胶层。在该光刻胶层上形成图案，以形成具有光刻胶侧壁的光刻胶特征，其中，光刻胶特征具有第一临界尺寸。在光刻胶特征的侧壁上淀积了保形层，以减小光刻胶特征的临界尺寸。将各种特征蚀刻到该层之中，其中，所述层的特征具有比第一临界尺寸小的第二临界尺寸。 
在本发明的另一实施例中，提供了另一种用于在层中形成特征的方法。在所述层上形成光刻胶层。在该光刻胶层上形成图案，以形成具有光刻胶侧壁的光刻胶特征，其中，光刻胶特征具有第一临界尺寸。在所述光刻胶特征的侧壁上淀积了一个层，以减小光刻胶特征的临界尺寸。将所述层淀积在光刻胶特征的侧壁上的过程包括，具有用以形成第一淀积等离子体的第一气体化学成分的第一淀积，和具有用以形成第二淀积等离子体的第二气体化学成分的第二淀积，其中，所述第一气体化学成分不同于所述第二气体化学成分。将各种特征蚀刻到该层之中，其中，所述层的特征具有第二临界尺寸，且该第二临界尺寸不超过第一临界尺寸的70％。 
在本发明的另一实施例中，提供了一种用于在层中形成特征的设备，其中，通过衬底支持所述层，并且，提供了由具有第一临界尺寸的光刻胶特征的光刻胶掩模覆盖的层。一种等离子体加工室包括用于形成等离子体加工室外壳的室壁、用于支持等离子体加工室外壳内的衬底的衬底支撑、用于调节等离子体加工室外壳中的压力的压力调节器、至少一个用于为等离子体加工室外壳供电的以维持等离子体的电极、用于将气体引入等离子体加工室外壳的气体入口和用于将气体从等离子体加工室外壳中排放出去的气体出口。与所述气体入口之间可流通流体的气体源包括第一淀积气体源、第二淀积气体源和蚀刻气体源。将一种控制装置可控地连接到所述气体源和至少一个包括至少一个处理器和计算机可读介质的电极。所述计算机可读介质包括用于提供至少三个淀积周期来在光刻胶掩模上形成侧壁淀积、以在光刻胶特征内形成具有第二临界尺寸的特征的计算机可读代码，和用于在所述至少三个淀积周期完成后将来自所述蚀刻气体源的蚀刻气体流提供给等离子体加工室的计算机可读代码，以及用于使用所述蚀刻气体在所述层中蚀刻特征的计算机可读代码，其中，所述层中的特征具有第三临界尺寸。所述的用于提供至少三个淀积周期来在光刻胶掩模上形成侧壁淀积、以在光刻胶特 征内形成具有第二临界尺寸的特征的计算机可读代码包括，用于将来自所述第一淀积气体源的第一淀积气体流提供给等离子体加工室外壳的计算机可读代码，用于停止将来自所述第一淀积气体源的第一淀积气体流提供给等离子体加工室外壳的计算机可读代码，用于在第一淀积气体流停止后将来自所述第二淀积气体源的第二淀积气体流提供给等离子体加工室外壳的计算机可读代码，用于停止将来自所述第二淀积气体源的第二淀积气体流提供给等离子体加工室外壳的计算机可读代码。 
在本发明的另一实施例中，提供了一种形成多条导电线的方法。将导电层放置在衬底上。形成了掩模，其中，所述掩模定义了多条掩模线(mask line)和所述掩模线之间的间隔，且所述掩模线间隔具有一个宽度，所述掩模线也具有一个宽度，并具有侧壁。在所述掩模的侧壁上淀积了保形层(conformal layer)。通过所述掩模蚀刻所述导电层，以形成导电线和导电线之间的间隔，其中，所述导电线具有一个宽度，所述导电线之间的间隔也具有宽度，且所述导电线之间的间隔宽度小于所述掩模间隔的宽度，而所述导电线宽度大于所述线掩模的宽度。 
以下，在本发明的详细说明中就本发明的这些和其他特征参照附图进行更为详细的描述。 
附图说明
附图以举例的方式而非限制的方式图示说明本发明，在这些图中，相同的附图标记表示类似的要素。其中： 
图1A-B是根据现有技术蚀刻的叠层的示意截面图。 
图2是可在本发明的实施例中使用的工艺的上级流程图。 
图3A-D是根据本发明的一实施例加工的叠层的示意截面图。 
图4是更详细的流程图，说明在光刻胶特征的侧壁上淀积层以减小临界尺寸的步骤。 
图5是可用于实施本发明的等离子体加工室的示意图。 
图6是淀积层的示意截面图，其中，对于整个淀积层，仅使用了第一淀积相的淀积。 
图7是淀积层的示意截面图，其中，对于整个淀积层，仅使用了第二淀积相的淀积。 
图8是使用248nm光刻胶的光刻胶蚀刻掩模的顶视图。 
图9是淀积在光刻胶蚀刻掩模上的淀积层的顶视图。 
图10是淀积层覆盖的光刻胶掩模中的特征的截面图。 
图11A-B示出了一种计算机系统，该系统适于实施本发明的实施例中使用的控制装置。 
图12是使用248nm光刻胶形成的光刻胶掩模中的特征的截面图。 
图13是淀积层覆盖的光刻胶掩模中的特征的截面图。 
图14是剥去淀积层和光刻胶层后，通过所述淀积层中的特征蚀刻到所述光刻胶下的层中的特征的截面图。 
图15A-C是现有技术的用于产生导电线的光刻胶掩模的截面图。 
图16A-E是根据本发明一实施例加工的导电层的示意截面图。 
图17是蚀刻步骤的流程图。 
图18A-D根据本发明一实施例加工的导电层的示意的截面图。 
图19是一种实施本发明的导电层蚀刻装置的示意图。 
具体实施方式
现在，通过引用附图所示的本发明的一些优选实施例，将对本发明进行详细说明。在以下说明中，为让读者彻底理解本发明，阐述了许多具体的细节。然而，对于本领域技术人员而言，在不需某些或全部这些细节的情况下，便可实施本发明。在其他情况下，没有对众所周知的工艺步骤和/或结构进行详细说明，以避免不必要地 干扰对本发明的说明。 
本发明提供了具有较小临界尺寸(CD)的特征。更具体地说，本发明提供了某一特征，该特征的临界尺寸比用来蚀刻该特征的光刻胶图案的临界尺寸小。 
为便于理解，图2是一种可用于本发明的一实施例中的工艺的上级流程图。提供了经图案化的光刻胶掩模(步骤204)。图3A是衬底304上的待蚀刻层308的示意的截面图，且在层308上的ARL310上设置了具有特征314的、经图案化的光刻胶掩模312，这样，便形成了叠层300。所述光刻胶掩模具有光刻胶特征临界尺寸(CD)，该尺寸可以是最小可能特征的宽度316的最宽部分的尺寸。目前，对于248nm光刻胶，使用传统工艺得到的典型临界尺寸为230nm-250nm。 
然后，在所述光刻胶特征的侧壁上淀积了一层，以减小临界尺寸(步骤208)。图3B是所述经图案化的光刻胶掩模312的示意的截面图，该掩模具有淀积在特征314的侧壁上的层320。所述淀积层320在光刻胶特征314内形成了淀积层特征322，且淀积层特征322具有比光刻胶特征314的临界尺寸316小的减小的临界尺寸324。优选地，淀积层特征322的减小的临界尺寸324至少比光刻胶特征的临界尺寸316小30％(即不超过光刻胶特征的临界尺寸316的70％)。更优选地，淀积层特征322的减小的临界尺寸324至少比光刻胶特征的临界尺寸316小40％(即不超过光刻胶特征的临界尺寸316的60％)。最优选地，淀积层特征322的减小的临界尺寸324至少比光刻胶特征的临界尺寸316小50％(即不超过光刻胶特征的临界尺寸316的50％)。例如，淀积层特征可具有比光刻胶特征的临界尺寸316小99％的临界尺寸324。也希望淀积层特征322具有基本垂直的侧壁328，如图所示，该侧壁是高度保形的。基本垂直的侧壁的例子是从下到上与所述特征的底部形成88°到90°的角的侧壁。保形侧壁具有这样的淀积层，该层从特征的上部到其下部具有基本相同的厚度。非保形侧壁可形成小面(faceting)或面包形(bread-loafing)结构，而这导致了基本上不垂直的侧壁。变细的侧壁(从小面形成开始)或面包形状的侧壁可增加淀积层的临界尺寸并提供较差的蚀刻掩模。优选地，侧壁上的淀积比光刻胶特征底部的淀积厚。更优选地，光刻胶特征底部与保形层垂直相交处以外的部分上没有淀积层。
然后，将各特征通过淀积层特征322蚀刻到待蚀刻层308中(步骤212)。图3C示出了蚀刻到待蚀刻层308中的特征332。在此实例中，蚀刻到待蚀刻层308中的特征332具有临界尺寸336，而此临界尺寸与淀积层特征322的临界尺寸324相等。实际上，特征332的临界尺寸336可略大于淀积层320的特征322的临界尺寸324。然而，由于淀积层特征322的临界尺寸324远小于光刻胶312的临界尺寸316，因而待蚀刻层308中的特征332的临界尺寸336仍然小于光刻胶312的临界尺寸316。如果所述淀积层的临界尺寸324仅略小于光刻胶的临界尺寸，或者淀积层形成了小面或面包形结构，则待蚀刻层的临界尺寸可能不小于光刻胶的临界尺寸。而且，形成了小面或面包形结构的淀积层可造成在待蚀刻层中形成小面或不规则形状的特征。还要求使光刻胶特征的底部的淀积最小化。优选地，蚀刻到待蚀刻层308中的特征332的临界尺寸336至少比光刻胶特征的临界尺寸316小30％。更优选地，蚀刻到待蚀刻层308中的特征332的临界尺寸336至少比光刻胶特征的临界尺寸316小40％。最优选地，蚀刻到待蚀刻层308中的特征332的临界尺寸336至少比光刻胶特征的临界尺寸316小50％。 
所述光刻胶和淀积层然后可被剥离(步骤216)。此操作可以用一个步骤或包括独立的淀积层去除步骤和光刻胶剥离步骤的两个独立步骤来完成。可以将灰化(ashing)用于剥离工艺。图3D示出了将淀积层和光刻胶掩模去除后的叠层300。可以进行附加的形成步骤(步骤220)。例如，之后可以在特征中形成接触件340。为提供双镶嵌(dualdamascene)结构，在形成所述接触件之前，可以独刻槽。在所述接触件形成后，可以进行附加的工序。 
图4是将层淀积在光刻胶特征的侧壁上来减小临界尺寸的步骤208的更为详细的流程图。在本实施例中，将层淀积在光刻胶特征的侧壁上来减小临界尺寸的步骤208包括第一淀积相404和第二淀积相408。 
介质蚀刻例
图5是可用于淀积层、蚀刻和剥离的等离子体加工室500的示意图。等离子体加工室500包括封闭环502、上部电极504、下部电极508、气体源510和排气泵520。气体源510包括第一淀积气体源512和第二淀积气体源516。气体源510还可包括另外的气体源，如蚀刻气体源518。在等离子体加工室500内，将衬底304设置在下部电极508上。下部电极508包括用于夹持衬底304的合适的衬底夹持机构(如静电、机械夹紧，等等)。反应器顶部528包含设置成与下部电极508正对的上部电极504。上部电极504、下部电极508和封闭环502确定了封入的等离子体体积。气体由气体源510提供给所述封入的等离子体体积，并由排气泵520通过封闭环502和排气口从所述封入的等离子体积中排出。将第一RF源544电连接到上部电极504。将第二RF源548电连接到下部电极508。室壁552包围了封闭环502、上部电极504和下部电极508。第一RF源544和第二RF源548均包含27MHz的功率源和2MHz的功率源。可以存在不同的将RF功率连接到电极的组合。在Exelan HPTTM的实例中，所述Exelan HPTTM基本与由加州弗里蒙特的LAM Research CorporationTM 生产的将涡轮泵(Turbo Pump)附加到所述室的Exelan HP相同，而后者可用于本发明的一优选实施例中，27MHz和2MHz的功率源二者都构成连接到下部电极的第二RF功率源548，上部电极接地。控制装置535可控地连接到RF源544、548、排气泵520和气体源510。当待蚀刻层308是二氧化硅或有机硅酸盐玻璃之类的介质层时，使用Exelan HPT。 
图11A和11B示出了一种计算机系统1300，该系统适于实施在本发明的实施例中使用的控制装置535。图11A示出了该计算机系统的一种可能的物理形式。当然，该计算机系统可以具有从集成电路、印制电路板和小型手持装置到庞大的超级计算机的许多种物理形式。计算机系统1300包括监视器1302、显示器1304、机箱1306、磁盘驱动器1308、键盘1310、鼠标1312。磁盘1314是一种用来传送数据给计算机系统1300并从后者接收数据的计算机可读介质。图11B是一例计算机系统1300的框图。连接到系统总线1320的是许多种子系统。处理器1322(也称为中央处理单元或CPU)连接到包括存储器1324的存储装置。存储器1324包括随机存取存储器(RAM)和只读存储器(ROM)。如本行业所周知，ROM用来单向地将数据和指令传送给CPU，而通常用RAM以双向的方式传输数据和指令。这两种类型的存储器均可包括任何合适的以下所述的计算机可读介质。同样，将固定磁盘1326以双向的方式与CPU1322进行连接，该磁盘提供了附加的数据存储容量，并可包括任何合适的以下所述的计算机可读介质。可用固定磁盘1326来存储程序、数据等等，它通常是一种比主存储器速度慢的第二存储介质(如硬盘)。当会理解，在适当的情况下，可将固定磁盘1326内保留的信息作为虚拟存储器以标准的方式集成到存储器1324中。可移动磁盘1314可采取任何合适形式的以下所述的计算机可读介质。 
CPU1322也连接到显示器1304、键盘1310、鼠标1312和扬声器1330之类的各种输入/输出装置。一般地，输入/输出装置可以是以下任何一种：视频显示器、跟踪球、鼠标、键盘、传声器、触摸显示器、传感卡阅读器、磁带或纸带阅读器、图形输入板、指示笔、声音或笔迹识别器、生物特征阅读器或其他计算机。使用网络接口1340，可将CPU1322任选地连接到另一台计算机或电信网络。我们考虑，使用这样的网络接口，在执行上述的方法步骤的过程中，所述CPU可以接收来自所述网络的信息，也可以将信息输出到所述网 络。而且，可以单独地通过CPU1322执行，或通过互联网之类的网络与分担了一部分处理量的远方CPU一起执行本发明的方法实施例。 
此外，本发明的实施例还涉及具有计算机可读介质的计算机存储产品，且所述介质存储了用于执行各种用计算机实现的操作的计算机代码。所述介质和计算机代码可以是为本发明的目的而特别设计和构建的，或者，它们可以是计算机软件行业技术人员熟知的和可得到的。计算机可读介质的实例包括但不限于：硬盘、软盘和磁带之类的磁介质；临界尺寸-ROM和全息装置之类的光介质；光磁软盘之类的磁光介质；以及特殊配置成储存和执行程序代码的硬件，如专用集成电路(ASIC)、可编程逻辑器件(PLD)、ROM和RAM器件。计算机代码的实例包括由编译器产生的机器码，以及包含由使用解释程序的计算机执行的更较高级代码的文件。计算机可读介质也可以是表示可由处理器执行的指令序列的、由载波中包含的计算机数据信号传输的计算机代码。 
其他的例中可以采用其他淀积装置。 
第一淀积相404的一例可以是CH3F淀积，所述淀积使用处于60毫托压力的由250sccm(标准立方厘米每分钟)的Ar和50sccm的CH3F组成的化学成分，所述压力通过将涡轮泵的Vat阀设于1000建立。27MHz的RF源提供500W的功率，而2MHz的RF源提供100W的功率。室温维持在20℃。冷却衬底用的氦冷却压力为15托。 
第二淀积相408的一例可以是C4F6/O2/CO淀积，所述淀积使用处于50毫托压力的、由270sccm的Ar、12sccm的C4F6、8sccm的O2和100sccm的CO组成的化学成分，且所述压力通过将涡轮泵的Vat阀设于1000建立。27MHz的RF源提供1500W的功率，而2MHz的RF源提供480W的功率。室温维持在20℃。冷却衬底用的氦冷却压力为15托。 
图6是淀积层620的示意截面图，其中，对于整个淀积层620仅使用了所述第一阶段淀积。在衬底604上的待蚀刻层608上的ARL610上的光刻胶掩模612上形成了淀积层620。光刻胶掩模612上形成了特征614。此例中，第一淀积形成了“面包形”淀积层。所述面包形淀积层的特征在于所述特征上部附近的较厚侧壁淀积636和所述特征下部附近的较薄(或无)侧壁淀积632。因此，该淀积提供了非保形的侧壁淀积。这样的淀积没有提供所要的基本为垂直的侧壁。最终，所述面包形淀积层夹断了掩模的上部，从而，后者便不能再用作掩模层，因为将会封闭所述接触件，且不能进行蚀刻。
图7是淀积层720的示意的截面图，其中，对于整个淀积层720，仅使用了所述第二阶段淀积。在衬底704上的待蚀刻层708上的ARL710上的光刻胶掩模712上形成了淀积层720。光刻胶掩模712上形成了特征714。在此例中，第二淀积形成了“小面”淀积层。所述小面淀积层的特征在于所述特征上部附近的较薄(或无)侧壁淀积732和所述特征下部附近的较厚侧壁淀积736。因此，该淀积提供了非保形的侧壁淀积。如果上部附近的侧壁过薄，则会造成光刻胶掩模712的小面740。这样的淀积没有提供所要的基本为垂直的侧壁。光刻胶掩模的角落的小面可导致较低的蚀刻选择性和较快的掩模腐蚀。掩模的小面也将导致蚀刻轮廓的小面。在几乎所有情况下，一旦掩模形成了小面，则最后的蚀刻轮廓也形成小面，因为掩模的垂直轮廓一般会转移到被蚀刻材料上。 
因此，在本发明的优选实施例的一例中，交替进行了6个周期的上述实例中的第一淀积相404和第二淀积相408，其中第一淀积相404进行2秒，第二淀积相408进行25秒。这样的淀积将在第一次淀积时采用第一淀积相404，然后在第二次淀积时采用第二淀积相408，之后在第三次淀积时采用第一淀积相404，再后来在第四次淀积时采用第二淀积相408，然后这样进行反复，直到进行了第十二次淀积为止。 
图8是使用248nm光刻胶的光刻胶蚀刻掩模804的顶视图。光刻胶蚀刻掩模804具有多个光刻胶特征808。此例中，光刻胶特征808具有206nm的临界尺寸812。此例中，临界尺寸812是所述光刻胶特征的直径。 
图9是使用上例在光刻胶蚀刻掩模上淀积的淀积层904的顶视图。淀积层904具有多个特征908，且这些特征处于所述多个光刻胶特征之内。此例中，特征908具有测得为115nm的临界尺寸912，而这仅为光刻胶特征的临界尺寸812的56％，从而淀积层特征的临界尺寸912比光刻胶特征的临界尺寸812小44％。此例中，所述临界尺寸是所述特征的直径。 
图10是淀积层1008覆盖的光刻胶掩模1004中的特征1002的截面图。如图所示，特征1002具有基本垂直的侧壁1010，从而所述特征的宽度沿特征1002的长度基本上相同。此外，侧壁上的层是高度保形的，从而所述层从所述特征的顶部到底部具有均匀的厚度。 
图12是使用248nm光刻胶形成的光刻胶1204内的特征1202的截面图。此例中，所述光刻胶特征具有250nm的临界尺寸。使用二相淀积来在光刻胶掩模1204的侧壁上提供淀积层。所述二相淀积使用不同于前例的配置。图13是为淀积层1208覆盖的光刻胶掩模1204内的特征1202的截面图。淀积层1208内的特征的临界尺寸为140nm。使用淀积层1208内的特征对所述光刻胶下的层进行蚀刻。图14是将淀积层和光刻胶层剥离后，通过淀积层内的特征蚀刻到光刻胶下的层1408内的特征1404的截面图。特征1404的临界尺寸为140nm。 
控制第一淀积相404与第二淀积相408的蚀刻时间之比的能力提供了另一个控制变量。恰当的所述比例将能提供如图3B所示的基本上垂直且保形的侧壁。这样的淀积层也能保护光刻胶掩模，以增加蚀刻选择性。本发明提供的可用来控制淀积轮廓的其他控制参数是：周期数、总淀积时间，淀积1/淀积2时间比，气体化学成分比(如CH3F/O2比或C4F6/O2比)。可以采用其他气体化学成分，例如用CH2F2 代替CH3F或用C4F8代替C4F6，等等。 
在不改变光刻胶的情况下形成具有较小临界尺寸之特征的能力，有利于在不购买新的光刻设备的条件下形成较小的特征。若使用较新的光刻胶换代产品，则本发明可为这些光刻胶提供较小的临界尺寸。 
在其他实施例中，可以用三种或更多种不同的气体化学成分来提供三个或更多的不同淀积相。 
导电层蚀刻例
在形成导电线(比如作为金属连接件或类似闪存的存储器)的过程中，希望增加导电线的厚度和/或减少导电线之间的间隔的临界尺寸。图15A是一种用于生产导电线的光刻胶掩模的截面图，其中，根据现有技术的所述导电线之间的间隔过于接近。在晶圆之类的衬底1504上可设置阻挡层1506。在阻挡层1506上形成金属层或多晶硅层之类的导电层1508。在导电层1508上，形成了DARC层之类的减反射层(ARL)1510。在ARL1510上，形成了光刻胶掩模1512。此例中，光刻胶掩模1512形成了线掩模(line mask)1514，且在线掩模1514之间的间隔内形成光刻胶残余物1518。由于在线掩模1514之间设置的间隔过小，且由于从较小的间隔中去除残余物更为困难，从而导致了光刻胶残余物1518的出现。这将限制可提供的导电线的密度。 
图15B是另一种用于生产导电线的光刻胶掩模1512b的截面图，现有技术中采用该掩模来克服由过小的间隔造成的问题。此例中，将线掩模1514b制造得更窄，以形成较宽的间隔1520来防止光刻胶剩余物，并维持与前例中相同的间距或密度。这种方法的一个缺点是较窄的线掩模1514b将导致较窄的线。较窄的线可导致可靠性下降和性能变差。较窄的线也可导致较小的晶体管区域，而这将造成短沟道效应和其他性能方面的问题，如短沟道效应和较高的字线电阻(导致较慢的速度)。 
图15C是另一种用于生产导电线的光刻胶掩模1512c的截面图， 现有技术中采用了该掩模，以克服由过小的间隔造成的问题。在一些应用中，理想的情况是，线掩模1514c具有与间隔1522相同的宽度。在本例中，将间隔1522做得较宽来防止光刻胶残余物，因而线掩模1514c也较宽。结果，节距增加了，而线的密度下降了。 
理想的情况是，在维持较宽的线宽的同时，通过减小线之间的间隔来提供更加密集分布的导电线。 
可以用图2中所示的上级流程来帮助对本发明的此实施例进行理解。提供了经图案化的光刻胶掩模。(步骤204)。图16A是衬底1604上的阻挡层1606上的要进行蚀刻的导电层1608的示意截面图，其中，经图案化的光刻胶掩模1612形成了掩模线1614，掩模线1614之间有掩模间隔1620，且所述掩模处于要进行蚀刻的导电层1608上的ARL层1610上。所述光刻胶掩模具有间隔临界尺寸(CD)，该尺寸是间隔的宽度1616，所述掩模也具有线的临界尺寸，该临界尺寸是掩模线1614的宽度1626。目前，对于248nm光刻胶，典型的间隔宽度临界尺寸为0.16μm。一般，将光刻胶中的间隔宽度做得足够宽，以在光刻胶中形成没有光刻胶残余物的间隔。而光刻胶掩模线的宽度足够小，以增加导电线的密度。 
然后，在光刻胶特征的侧壁上淀积一层保形层，以减小间隔的宽度(步骤208)。图16B是经图案化的光刻胶掩模1612的示意截面图，其中，在掩模1612的侧壁上淀积了层1630。淀积层1630在掩模间隔内形成了淀积层间隔1632，其中，淀积层间隔1632具有比掩模间隔宽度1616小的减小的宽度(CD)1634。而且，淀积层1630形成了淀积层掩模线，这些线的宽度1638大于掩模线1614的宽度1626。优选地，淀积层间隔1632的减小的宽度1634比掩模间隔1620的宽度1616至少小20％。(即不超过掩模间隔1620的宽度1616的80％)。更优选地，淀积层间隔1632的减小的宽度1634比掩模间隔1620的宽度1616至少小50％。(即不超过掩模间隔1620的宽度1616的50％)。最优选地，淀积层间隔1632的减小的宽度1634比掩模间隔1620 的宽度1616至少小70％。(即不超过掩模间隔1620的宽度1616的30％)。还要求所述淀积层形成基本垂直的侧壁1642，如图所示，这些侧壁是高度保形的。基本垂直的侧壁的一例是从下到上与所述间隔的底部形成角度在88°和90°之间的侧壁。保形侧壁具有这样的淀积层，该层从所述间隔的顶部到其底部具有基本相同的厚度。这种用于导电层蚀刻的工艺能在一次淀积内提供保形层。 
在用于蚀刻导电层的优选实施例中，所述淀积层在所有方向上均是保形的(各向同性)。这导致了ARL1610上的层具有与掩模侧壁上的层大致相同的厚度。 
可以通过淀积层1630对导电层1608进行蚀刻(步骤212)。此例中，蚀刻步骤包括至少两个独立的蚀刻，如图17所示。用各向异性的淀积层蚀刻来蚀刻淀积层1630(步骤1704)。图16C是所述淀积层经过各向异性的蚀刻后衬底的截面图。剩余的淀积层形成了掩模线1614周围的侧壁1642。用各向异性的导电层蚀刻来蚀刻导电层1630(步骤1708)。图16D是将导电层进行蚀刻以形成导电线1646之后的衬底的截面图，在所述导电线之间，形成了间隔1650。导电线1646具有宽度1648，导电线之间的间隔具有宽度1652，如图16D所示。优选地，导电线之间的间隔1650的宽度1652比掩模线之间的间隔1620的宽度1616小至少20％。更优选地，导电线之间的间隔1650的宽度1652比掩模线之间的间隔1620的宽度1616小至少50％。最优选地，导电线之间的间隔1650的宽度1652比掩模线之间的间隔1620的宽度1616小至少70％。 
然后，光刻胶和淀积层可被剥离(步骤216)。而这可以用一个步骤或具有独立的淀积层去除步骤和光刻胶剥离步骤的两个独立步骤来完成。可将灰化用于所述剥离工艺。图16E示出了将淀积层和光刻胶层移除后的叠层1600。可以进行附加的工序(步骤220)。例如，可以形成导电线，使其成为存储装置的一部分。 
所得到的结构提供了较高密度的器件，其导电线之间的间隔较 小，所述导电线的宽度也较宽。此例中，导电线1646的宽度1648约等于间隔1650的宽度1652。本实施例还可提供其他的导电线宽度与间隔宽度之比。优选地，掩模线宽度与掩模线之间的间隔宽度之比小于1∶1，其中，导电线宽度与导电线间隔之比不小于1∶1，更优选地，该比例大于1∶1。在提供高密度的存储装置时，这样的比例是有益的，其中，所述导电层是多晶硅材料。 
在本发明的另一实施例中，掩模线具有约等于间隔宽度的宽度。图18A是衬底1804上的阻挡层1806上的要进行蚀刻的导电层1808的截面图，其中，经过蚀刻的光刻胶掩模1812形成了掩模线1814，在所述掩模线之间存在掩模间隔1820，且所述掩模处于要进行蚀刻的导电层1808上的ARL1810上。光刻胶掩模具有间隔临界尺寸(CD)(该尺寸是间隔的宽度1816)和线的临界尺寸(它是掩模线1814的宽度1826)。一般，光刻胶中的间隔宽度做得足够宽，以在光刻胶中形成没有光刻胶残余物的间隔。 
然后，在光刻胶特征的侧壁上淀积一层保形层，以减小间隔的宽度(步骤208)。图18B是经图案化的光刻胶掩模1812的示意截面图，其中，在掩模1812的侧壁上淀积了层1830。淀积层1830在掩模间隔内形成了淀积层间隔1832，其中，淀积层间隔1832具有与掩模间隔宽度1816相比得到减小的宽度(CD)1834。而且，淀积层1830形成了淀积层掩模线，这些线的宽度1838大于掩模线1814的宽度1826。 
可通过淀积层1830对导电层1808进行蚀刻(步骤212)。图18C是将导电层进行蚀刻以形成导电线1846后衬底的截面图，在所述导电线之间形成了间隔1850。导电线1846具有宽度1848，且导电线之间的间隔具有宽度1852，如图18C所示。 
然后，光刻胶和淀积层可被剥离(步骤216)。图18D示出了将淀积层和光刻胶掩模剥离后的叠层1800。可进行附加的工序(步骤220)。例如，可用所述金属线电连接各器件。 
所得到的结构提供了间隔更窄的较宽的导电线。此例中，尽管导电金属线具有与之前得到的线相同的密度，但是，提供间隔较小的较宽导电线改善了导电线的性能，例如，提供了降低的电阻。本发明可提供比原始掩模的线宽度大100％的导电线宽度。更优选地，所述导电线宽度超过原始掩模的线宽度的150％。此实施例中，淀积步骤依次进行，而不是同时进行。 
示范性方法
在一种示范性方法中，一种可用于淀积和蚀刻所述淀积层和导电层的装置是加州弗里蒙特LAM Research CorporationTM生产的2300VersysTM。图19是用于淀积和蚀刻淀积层的装置1900的示意图。等离子体加工室包括感应天线(或线圈)1902、气体分配板(GDP)1904、衬底支撑1908、气体源1910和排气泵1920。气体源1910与气体分配板1904之间可流通流体，并包括淀积气体源1912和蚀刻气体源1916。气体源1910可包括附加气体源，如第二蚀刻或淀积气体源。在等离子体加工室内，将衬底1604设置在衬底支撑1908上。衬底支撑1908包括用于夹持衬底1604的合适的衬底夹持机构(如静电、机械夹紧，等等)。反应器顶部1928包含石英介质窗1976，该窗允许将能量从天线1902传输到所述加工室中。介质窗1976、衬底支撑1908和阳极氧化铝室壁1952确定了封入的等离子体体积。气体由气体源1910供给所述封入的等离子体体积，并由排气泵1920通过排气口从所述封入的等离子体体积中排出。第一RF源1944电连接到所述天线。第二RF源1948电连接到衬底支撑1908。此例中，第一RF源1944提供具有13.56MHz频率的信号，第二RF源1948提供具有13.56MHz频率的信号。 
在淀积所述淀积层的过程中(步骤208)，将10毫托的压力提供给加工室。第一RF源1944通过天线1902经由介质窗1976将1000W(TCP功率)引入等离子体体积1940之中。未向衬底支持器1908提供偏置功率。淀积气体源1912为15秒的淀积提供了由50sccm的SiCl4和 100sccm的O2组成的气体流。而这形成了厚度为 的SiClxOy 层。这样的薄膜可以是氧化物薄膜，该膜足够强韧，使得它能抵御蚀刻。 
在淀积层的各向异性蚀刻过程中(步骤1704)，将5毫托的压力提供给加工室。第一RF源1994通过天线1902将500W的功率提供给等离子体体积1940。将-175伏的偏压施加于衬底支撑来加速让正离子聚集到衬底，以促进蚀刻。蚀刻气体源1916提供100sccm的CF4。 
使用BT(突破)蚀刻、ME1(主蚀刻1)、ME2(主蚀刻2)和OE(结束蚀刻)这四种蚀刻完成了对导电层的各向异性蚀刻(步骤1708)。对于BT蚀刻，提供了5毫托的压力。且通过天线1902将500W的功率提供给加工室1900。将-175伏的偏压施加于衬底支撑1908来加速让正离子聚集到衬底，以促进蚀刻。蚀刻气体源提供100sccm的CF4 约10秒。 
对于ME1，提供10毫托的压力。并通过天线1902将800W的功率提供给加工室1900。-90伏的偏压施加于衬底支撑1908来加速让正离子聚集到衬底，以促进蚀刻。蚀刻气体源提供100sccm的CF4、100sccm的HBr和5sccm的O2约45秒。 
对于ME2，提供20毫托的压力。并通过天线1902将400W的功率提供给加工室1900。-170伏的偏压施加于衬底支撑1908来加速让正离子聚集到衬底，以促进蚀刻。蚀刻气体源提供20sccm的Cl2、360sccm的HBr和5sccm的O2。使用终点检测来确定何时结束本次蚀刻。 
对于OE，提供60毫托的压力。并通过天线1902将500W的功率提供给加工室1900。-210伏的偏压施加于衬底支撑1908来加速让正离子聚集到衬底，以促进蚀刻。蚀刻气体源提供267sccm的He、133sccm的HBr和2sccm的O2约80秒。 
其他一些实施例可用硬掩模作为掩模。在这样的实施例中，可使用光刻胶掩模来开启硬掩模。可以将淀积层设置在硬掩模上，以 减小间隔。或者，可在蚀刻硬掩模之前，将淀积层设置在光刻胶上。 
尽管用几个优选实施例对本发明进行了说明，但仍存在落入本发明范围之内的变体、排列和各种替代性的等同物。同样应当注意，存在许多另外的实施本发明的方法和设备的方案。因此，本文后附的权利要求应理解成包括所有落入本发明的真实精神和范围之内的变体、排列和各种替代性的等同物。 

Claims (27)

1.一种用于在层中形成特征的方法，包括：
在所述层上形成光刻胶层；
在所述光刻胶层上形成图案，以形成具有光刻胶侧壁的光刻胶特征，其中所述光刻胶特征具有第一临界尺寸；
在光刻胶特征的侧壁上淀积保形层，来减小光刻胶特征的临界尺寸，其中包含：
第一淀积，该第一淀积使用形成第一淀积等离子体的第一气体化学成分；
第二淀积，该第二淀积使用形成第二淀积等离子体的第二气体化学成分，其中第一气体化学成分不同于第二气体化学成分；
其中，淀积所述保形层的操作在底部与保形层垂直相交处以外的部分上不提供淀积的保形层，
将特征蚀刻到所述层中，其中所述层的特征具有小于第一临界尺寸的第二临界尺寸。
2.如权利要求1所述的方法，其中，将所述保形层淀积到光刻胶特征上的操作还包含：
第三淀积，该第三淀积使用形成第三淀积等离子体的第一气体化学成分；
第四淀积，该第四淀积使用形成第四淀积等离子体的第二气体化学成分。
3.如权利要求2所述的方法，其中，所述第二临界尺寸不大于所述第一临界尺寸的70％。
4.如权利要求3所述的方法，其中，将所述保形层淀积到所述侧壁上的操作形成垂直的侧壁。
5.如权利要求4所述的方法，其中，所述光刻胶层由248nm光刻胶形成，且所述特征的临界尺寸不大于140nm。
6.如权利要求4所述的方法，还包括用单一的剥离步骤剥离光刻胶层和淀积的保形层的操作。
7.如权利要求6所述的方法，其中，所述剥离光刻胶层和淀积的保形层的操作包含将所述光刻胶层和淀积层灰化。
8.如权利要求3所述的方法，其中，所述保形层具有某一侧壁厚度，其中所述保形层从所述特征的顶部到底部均其有相同的侧壁厚度。
9.如权利要求1所述的方法，其中，所述第二临界尺寸不大于所述第一临界尺寸的70％。
10.如权利要求1所述的方法，其中，所述光刻胶层由248nm光刻胶形成，且所述特征的临界尺寸不大于140nm。
11.如权利要求1所述的方法，还包括将所述层放置在等离子体加工室内，其中，淀积所述保形层和蚀刻特征的操作在所述等离子体加工室内进行。
12.如权利要求11所述的方法，还包括在所述层处于等离子体加工室内时用单一的剥离步骤剥离所述保形层和光刻胶层。
13.如权利要求1所述的方法，其中，第一淀积从包括面包形淀积和小面淀积的组中选出，第二淀积从包括面包形淀积和小面淀积的组中选出，其中第一淀积和第二淀积不同时为面包形淀积，也不同时为小面淀积。
14.一种在层中形成特征的方法，包括：
在所述层上形成光刻胶层；
在所述光刻胶层上形成图案以形成具有光刻胶侧壁的光刻胶特征，其中所述光刻胶特征具有第一临界尺寸；
在所述光刻胶特征的侧壁上淀积层，以减少所述光刻胶特征的临界尺寸，其中将所述层淀积在光刻胶特征的侧壁上的操作包含：
第一淀积，该第一淀积使用形成第一淀积等离子体的第一气体化学成分；
第二淀积，该第二淀积使用形成第二淀积等离子体的第二气体化学成分，其中第一气体化学成分不同于第二气体化学成分；
第三淀积，该第三淀积使用形成第三淀积等离子体的第一气体化学成分；以及
第四淀积，该第四淀积使用形成第四淀积等离子体的第二气体化学成分；
将特征蚀刻到所述层中，其中所述层的特征具有第二临界尺寸，其中所述第二临界尺寸不大于所述第一临界尺寸的70％。
15.如权利要求14所述的方法，其中，所述第二临界尺寸不大于所述第一临界尺寸的60％。
16.如权利要求14所述的方法，其中，将所述层淀积在所述侧壁上的操作形成垂直的侧壁。
17.如权利要求14所述的方法，还包括将所述层放入等离子体加工室，其中，在光刻胶特征的侧壁上淀积所述层并蚀刻特征的操作在等离子体加工室中进行。
18.如权利要求14所述的方法，还包括在所述层处于等离子体加工室内时用单一的剥离步骤剥离淀积层和光刻胶层。
19.如权利要求14所述的方法，其中，淀积所述层的操作不提供淀积于光刻胶特征底部与所述层垂直相交处以外的部分的层。
20.如权利要求14所述的方法，其中，第一淀积从包括面包形淀积和小面淀积的组中选出，第二淀积从包括面包形淀积和小面淀积的组中选出，其中第一淀积和第二淀积不同时为面包形淀积，也不同时为小面淀积。
21.一种用于形成多条导电线的方法，包括
在衬底上设置导电层；
形成掩模，其中，所述掩模确定了多条彼此之间具有掩模间隔的掩模线，且所述掩模间隔具有某一宽度，掩模线也具有某一宽度，并具有侧壁；
将所述衬底放入等离子体加工室；
当所述衬底在所述等离子体加工室中时，在所述掩模的侧壁上淀积保形层，其中，淀积所述保形层的操作不提供淀积在掩模特征底部与保形层垂直相交处以外的部分的层；
当所述衬底在所述等离子体加工室中时，通过所述掩模蚀刻所述导电层，以形成导电线及导电线间的间隔，其中，导电线具有某一宽度，导电线之间的间隔也具有某一宽度，导电线之间的间隔的宽度，小于掩模间隔的宽度，导电线的宽度大于掩模线的宽度。
22.如权利要求21所述的方法，其中，掩模线宽度与掩模间隔的宽度之比小于1∶1，导电线宽度与导电线间隔的宽度之比不小于1∶1。
23.如权利要求21所述的方法，其中，掩模线宽度与掩模间隔的宽度之比小于1∶1，导电线宽度与导电线间隔的宽度之比大于1∶1。
24.如权利要求21所述的方法，其中，掩模间隔的宽度比导电线间隔的宽度大50％。
25.如权利要求21所述的方法，还包括在所述衬底处于等离子体加工室内时用单一剥离步骤剥离所述保形层和掩模。
26.一种用于在衬底上的蚀刻层中形成特征的方法，包括：
在所述蚀刻层上形成光刻胶层；
在所述光刻胶层上形成图案，以形成具有光刻胶侧壁的光刻胶特征，其中所述光刻胶特征具有第一临界尺寸；
将所述衬底放入等离子体加工室；
在所述衬底处于等离子体加工室内时在光刻胶特征的侧壁上淀积保形层，以减小光刻胶特征的临界尺寸，其中，淀积所述保形层的操作不提供淀积在光刻胶特征底部与保形层垂直相交处以外的部分的层；以及
在所述衬底处于等离子体加工室内时将特征蚀刻到所述蚀刻层中，其中所述蚀刻层的特征具有小于第一临界尺寸的第二临界尺寸。
27.如权利要求26所述的方法，还包括在所述蚀刻层处于等离子体加工室内时用单一的剥离步骤剥离保形层和光刻胶层。
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7465525B2 (en) 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
US7539969B2 (en) * 2005-05-10 2009-05-26 Lam Research Corporation Computer readable mask shrink control processor
US7695632B2 (en) 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7271108B2 (en) * 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US8529728B2 (en) * 2005-06-30 2013-09-10 Lam Research Corporation System and method for critical dimension reduction and pitch reduction
US7427458B2 (en) * 2005-06-30 2008-09-23 Lam Research Corporation System and method for critical dimension reduction and pitch reduction
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
KR100842763B1 (ko) 2007-03-19 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8262920B2 (en) * 2007-06-18 2012-09-11 Lam Research Corporation Minimization of mask undercut on deep silicon etch
US7985681B2 (en) * 2007-06-22 2011-07-26 Micron Technology, Inc. Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device
JP5248902B2 (ja) 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
KR101573954B1 (ko) * 2007-12-21 2015-12-02 램 리써치 코포레이션 포토레지스트 더블 패터닝
CN102007570B (zh) * 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
US8470715B2 (en) * 2007-12-21 2013-06-25 Lam Research Corporation CD bias loading control with ARC layer open
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
JP2009295790A (ja) * 2008-06-05 2009-12-17 Toshiba Corp パターン形成方法
US8748323B2 (en) * 2008-07-07 2014-06-10 Macronix International Co., Ltd. Patterning method
JP2010041028A (ja) * 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
CN101794729B (zh) * 2009-02-02 2012-12-12 和舰科技(苏州)有限公司 一种通过蚀刻形成半导体结构中的通孔的方法
US8304175B2 (en) * 2009-03-25 2012-11-06 Macronix International Co., Ltd. Patterning method
CN101996937A (zh) * 2009-08-17 2011-03-30 上海宏力半导体制造有限公司 接触孔形成方法
US8574447B2 (en) * 2010-03-31 2013-11-05 Lam Research Corporation Inorganic rapid alternating process for silicon etch
US20110244263A1 (en) * 2010-04-02 2011-10-06 Peicheng Ku Patterning using electrolysis
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
JP5634313B2 (ja) 2011-03-29 2014-12-03 富士フイルム株式会社 レジストパターン形成方法およびそれを用いたパターン化基板の製造方法
KR20120120729A (ko) 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 반도체장치의 금속패턴 제조 방법
US8450212B2 (en) 2011-06-28 2013-05-28 International Business Machines Corporation Method of reducing critical dimension process bias differences between narrow and wide damascene wires
JP6050944B2 (ja) * 2012-04-05 2016-12-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマ処理装置
US9252183B2 (en) * 2013-01-16 2016-02-02 Canon Kabushiki Kaisha Solid state image pickup apparatus and method for manufacturing the same
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
CN104465386A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
GB201322931D0 (en) 2013-12-23 2014-02-12 Spts Technologies Ltd Method of etching
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9543165B2 (en) * 2015-02-13 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
CN106154743B (zh) * 2015-03-24 2019-11-01 中芯国际集成电路制造(上海)有限公司 掩模及其形成方法
US9543203B1 (en) 2015-07-02 2017-01-10 United Microelectronics Corp. Method of fabricating a semiconductor structure with a self-aligned contact
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
WO2017171817A1 (en) * 2016-03-31 2017-10-05 Intel Corporation Flowable dielectrics from vapor phase precursors
US10415080B2 (en) 2016-11-21 2019-09-17 Nanostring Technologies, Inc. Chemical compositions and methods of using same
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
CN108470678A (zh) * 2018-03-29 2018-08-31 德淮半导体有限公司 半导体结构及其形成方法
JP7077108B2 (ja) * 2018-04-05 2022-05-30 東京エレクトロン株式会社 被加工物の処理方法
US10453684B1 (en) * 2018-05-09 2019-10-22 Applied Materials, Inc. Method for patterning a material layer with desired dimensions
SG11202011274YA (en) 2018-05-14 2020-12-30 Nanostring Technologies Inc Chemical compositions and methods of using same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US6281072B1 (en) * 1998-05-11 2001-08-28 Micron Technology, Inc. Multiple step methods for forming conformal layers
US6416933B1 (en) * 1999-04-01 2002-07-09 Advanced Micro Devices, Inc. Method to produce small space pattern using plasma polymerization layer

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5378170A (en) * 1976-12-22 1978-07-11 Toshiba Corp Continuous processor for gas plasma etching
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
JPH04282835A (ja) * 1991-03-11 1992-10-07 Fujitsu Ltd 半導体装置の製造方法
JP2689031B2 (ja) * 1991-04-01 1997-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH0637072A (ja) * 1992-07-15 1994-02-10 Kawasaki Steel Corp テーパエッチング方法
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JP3685832B2 (ja) * 1995-02-28 2005-08-24 ソニー株式会社 半導体装置の製造方法
GB9616225D0 (en) * 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US6187685B1 (en) * 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
JP3589201B2 (ja) * 2001-07-02 2004-11-17 Ｔｄｋ株式会社 薄膜パターニング方法、薄膜デバイスの製造方法及び薄膜磁気ヘッドの製造方法
US6656282B2 (en) * 2001-10-11 2003-12-02 Moohan Co., Ltd. Atomic layer deposition apparatus and process using remote plasma
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100448714B1 (ko) * 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
US6780708B1 (en) * 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US6281072B1 (en) * 1998-05-11 2001-08-28 Micron Technology, Inc. Multiple step methods for forming conformal layers
US6416933B1 (en) * 1999-04-01 2002-07-09 Advanced Micro Devices, Inc. Method to produce small space pattern using plasma polymerization layer

Also Published As

Publication number Publication date
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US20050048785A1 (en) 2005-03-03

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