JP2007503720A - フィーチャ微小寸法の低減 - Google Patents
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- 238000005549 size reduction Methods 0.000 title 1
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 193
- 238000000151 deposition Methods 0.000 claims abstract description 165
- 238000000034 method Methods 0.000 claims abstract description 50
- 230000008021 deposition Effects 0.000 claims description 150
- 239000000758 substrate Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 41
- 238000012545 processing Methods 0.000 claims description 34
- 239000000126 substance Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 3
- 239000012530 fluid Substances 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 50
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 239000006117 anti-reflective coating Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 150000001768 cations Chemical class 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 235000008429 bread Nutrition 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 1
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- Engineering & Computer Science (AREA)
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Abstract
【解決手段】レイヤ上にフォトレジストレイヤが形成される。フォトレジストレイヤがパターン付けされることによって、フォトレジスト側壁を持つフォトレジストフィーチャが形成され、フォトレジストフィーチャは第1微小寸法を有する。フォトレジストフィーチャの側壁上にコンフォーマルレイヤが堆積されることによって、フォトレジストフィーチャの前記微小寸法が低減される。レイヤ内でフィーチャがエッチングされ、レイヤフィーチャは、第1微小寸法より小さい第2微小寸法を有する。
【選択図】図2
Description
Claims (26)
- レイヤ中にフィーチャを形成する方法であって、
前記レイヤ上にフォトレジストレイヤを形成すること、
前記フォトレジストレイヤをパターン付けすることによって、フォトレジスト側壁を持つフォトレジストフィーチャを形成することであって、前記フォトレジストフィーチャは第1微小寸法を有する、フォトレジストフィーチャを形成すること、
前記フォトレジストフィーチャの前記側壁上にコンフォーマルレイヤを堆積することによって、前記フォトレジストフィーチャの前記微小寸法を低減すること、および
前記レイヤ内にフィーチャをエッチングすることであって、前記レイヤフィーチャは、前記第1微小寸法より小さい第2微小寸法を有する、エッチングすること
を含む方法。 - 請求項1に記載の方法であって、前記フォトレジストフィーチャの前記側壁上に前記コンフォーマルレイヤを堆積することは、
第1ガス化学物質での第1堆積によって第1堆積プラズマを形成すること、および
第2ガス化学物質での第2堆積によって第2堆積プラズマを形成すること
を含み、前記第1化学物質は前記第2化学物質と異なる方法。 - 請求項2に記載の方法であって、前記フォトレジストフィーチャ上にコンフォーマルレイヤを堆積することは、
前記第1ガス化学物質での第3堆積によって第3堆積プラズマを形成すること、および
前記第2ガス化学物質での第4堆積によって第4堆積プラズマを形成すること
をさらに含む方法。 - 請求項3に記載の方法であって、前記第2微小寸法は、前記第1微小寸法の70%より大きくない方法。
- 請求項4に記載の方法であって、前記側壁上に前記コンフォーマルレイヤを堆積することは、実質的に垂直な側壁を形成する方法。
- 請求項5に記載の方法であって、前記フォトレジストレイヤは248nmフォトレジストから形成され、前記フィーチャは140nmより大きくないCDを有する方法。
- 請求項5に記載の方法であって、前記フォトレジストマスクおよび堆積されたコンフォーマルレイヤを単一の剥離ステップで剥離することをさらに含む方法。
- 請求項7に記載の方法であって、前記フォトレジストマスクおよび堆積されたコンフォーマルレイヤを前記剥離することは、前記フォトレジストマスクおよび堆積されたレイヤをアッシングすることを含む方法。
- 請求項4に記載の方法であって、前記コンフォーマルレイヤは側壁厚さを有し、前記コンフォーマルレイヤは、前記フィーチャの上部から底部まで実質的に同じ側壁厚さを有する方法。
- 請求項4に記載の方法であって、前記コンフォーマルレイヤは、側壁厚さおよびフォトレジストフィーチャ底部厚さを有し、前記側壁厚さは、前記フォトレジストフィーチャ底部厚さより大きい方法。
- 請求項1に記載の方法であって、前記第2微小寸法は、前記第1微小寸法の70%より大きくない方法。
- 請求項1に記載の方法であって、前記フォトレジストレイヤは248nmフォトレジストから形成され、前記フィーチャは140nmより大きくないCDを有する方法。
- 請求項1に記載の方法によって形成される半導体デバイス。
- レイヤ中にフィーチャを形成する方法であって、
前記レイヤ上にフォトレジストレイヤを形成すること、
前記フォトレジストレイヤをパターン付けすることによって、フォトレジスト側壁を持つフォトレジストフィーチャを形成することであって、前記フォトレジストフィーチャは第1微小寸法を有する、フォトレジストフィーチャを形成すること、
前記フォトレジストフィーチャの前記側壁上にレイヤを堆積することによって、前記フォトレジストフィーチャの前記微小寸法を低減することであって、前記フォトレジストフィーチャの前記側壁上にレイヤを堆積することは、
第1ガス化学物質での第1堆積によって第1堆積プラズマを形成すること、および
第2ガス化学物質での第2堆積によって第2堆積プラズマを形成することを含み、前記第1化学物質は前記第2化学物質と異なる、前記フォトレジストフィーチャの前記側壁上にレイヤを堆積すること、および
前記レイヤ内にフィーチャをエッチングすることであって、前記レイヤフィーチャは、第2微小寸法を有し、前記第2微小寸法は、前記第1微小寸法の70%より大きくない、エッチングすること
を含む方法。 - 請求項14に記載の方法であって、前記第2微小寸法は、前記第1微小寸法の60%より大きくない方法。
- 請求項14に記載の方法であって、前記フォトレジストフィーチャ上に前記レイヤを堆積することは、
前記第1ガス化学物質での第3堆積によって第3堆積プラズマを形成すること、および
前記第2ガス化学物質での第4堆積によって第4堆積プラズマを形成すること
をさらに含む方法。 - 請求項16に記載の方法であって、前記側壁上に前記レイヤを堆積することは、実質的に垂直な側壁を形成する方法。
- レイヤ中にフィーチャを形成する装置であって、前記レイヤは、基板によって支持され、前記レイヤは、第1CDを持つフォトレジストフィーチャを持つフォトレジストマスクによって覆われ、前記装置は、
プラズマ処理チャンバであって、
プラズマ処理チャンバエンクロージャを形成するチャンバ壁、
前記プラズマ処理チャンバエンクロージャ内で基板を支持する基板支持、
前記プラズマ処理チャンバエンクロージャ内の圧力を制御する圧力レギュレータ、
プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給する少なくとも1つの電極、
ガスを前記プラズマ処理チャンバエンクロージャ内に供給するガス吸気口、および
ガスを前記プラズマ処理チャンバエンクロージャから排気するガス出口
を備えるプラズマ処理チャンバ、
前記ガス吸気口と流体連通するガスソースであって、
第1堆積ガスソース、
第2堆積ガスソース、および
エッチャントガスソース
を備えるガスソース、
前記ガスソースおよび前記少なくとも1つの電極に制御可能に接続されたコントローラであって、
少なくとも1つのプロセッサ、および
コンピュータで読み取り可能な媒体であって、
前記フォトレジストフィーチャ内に、第2CDを持つフィーチャを形成するためにフォトレジストマスク上に側壁堆積を形成するよう少なくとも3つの堆積サイクルを行うコンピュータで読み取り可能なコードであって、
前記第1堆積ガスソースから前記プラズマ処理チャンバエンクロージャへ第1堆積ガスのフローを供給するコンピュータで読み取り可能なコード、
前記第1堆積ガスソースから前記プラズマ処理チャンバエンクロージャへの前記第1堆積ガスのフローを停止するコンピュータで読み取り可能なコード、
前記第1堆積ガスの流れが停止された後で、前記第2堆積ガスソースから前記プラズマ処理チャンバエンクロージャへ第2堆積ガスのフローを供給するコンピュータで読み取り可能なコード、および
前記第2堆積ガスソースから前記プラズマ処理チャンバエンクロージャへの前記第2堆積ガスのフローを停止するコンピュータで読み取り可能なコード
を含む少なくとも3つの堆積サイクルを行うコンピュータで読み取り可能なコード、
前記少なくとも3つの堆積サイクルの完了後に、前記エッチャントガスソースから前記プラズマ処理チャンバへエッチャントガスのフローを供給するコンピュータで読み取り可能なコード、および
前記エッチャントガスを用いて前記レイヤ中でフィーチャをエッチングするコンピュータで読み取り可能なコードであって、前記レイヤ中の前記フィーチャは第3CDを有する、コード
を備えるコンピュータで読み取り可能な媒体を備えるコントローラ
を備える装置。 - 請求項18に記載の装置であって、前記第2CDは前記第1CDの70%より小さく、前記第3CDは前記第1CDの70%より小さい装置。
- 請求項18に記載の装置であって、前記側壁堆積は高度にコンフォーマルである装置。
- 複数の導電性ラインを形成する方法であって、
導電性レイヤを基板上に配置すること、
マスクを形成することであって、前記マスクは、前記マスクラインの間にマスク間隔を持つ複数のマスクラインを定義し、前記マスク間隔は幅を有し、前記マスクラインは幅および側壁を有する、マスクを形成すること、
前記マスクの前記側壁上にコンフォーマルレイヤを堆積すること、
前記マスクを通して前記導電性レイヤをエッチングすることによって、導電性ラインおよび前記導電性ライン間の間隔を形成することであって、前記導電性ラインは幅を有し、前記導電性ライン間の前記間隔は幅を有し、前記導電性ライン間の前記間隔の前記幅は、前記マスク間隔の前記幅より小さく、前記導電性ラインの前記幅は前記ラインマスクの前記幅より大きい、エッチングすること
を含む方法。 - 請求項21に記載の方法であって、前記マスク間隔の前記幅に対する前記マスクラインの前記幅の比は、1:1より小さく、前記導電性ラインの間の前記間隔の前記幅に対する前記導電性ラインの前記幅の比は、1:1より小さくない方法。
- 請求項21に記載の方法であって、前記マスク間隔の前記幅に対する前記マスクラインの前記幅の比は、1:1より小さく、前記導電性ラインの間の前記間隔の前記幅に対する前記導電性ラインの前記幅の比は、1:1より大きい方法。
- 請求項21に記載の方法であって、前記マスク間隔の前記幅は前記導電性ラインの間の前記間隔の前記幅より50%大きい方法。
- 請求項1に記載の方法であって、前記コンフォーマルレイヤを第1エッチングレシピでエッチングすることをさらに含み、前記導電性レイヤの前記エッチングは、前記第1エッチング化学物質と異なる第2エッチングレシピを用いる方法。
- 請求項21に記載の方法によって形成された半導体デバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/648,953 | 2003-08-26 | ||
US10/648,953 US7250371B2 (en) | 2003-08-26 | 2003-08-26 | Reduction of feature critical dimensions |
PCT/US2004/024853 WO2005024904A2 (en) | 2003-08-26 | 2004-07-29 | Reduction of feature critical dimensions |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011228441A Division JP2012019242A (ja) | 2003-08-26 | 2011-10-18 | フィーチャ微小寸法の低減 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007503720A true JP2007503720A (ja) | 2007-02-22 |
JP2007503720A5 JP2007503720A5 (ja) | 2008-02-14 |
JP4886513B2 JP4886513B2 (ja) | 2012-02-29 |
Family
ID=34216827
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006524669A Expired - Lifetime JP4886513B2 (ja) | 2003-08-26 | 2004-07-29 | フィーチャ微小寸法の低減 |
JP2011228441A Withdrawn JP2012019242A (ja) | 2003-08-26 | 2011-10-18 | フィーチャ微小寸法の低減 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011228441A Withdrawn JP2012019242A (ja) | 2003-08-26 | 2011-10-18 | フィーチャ微小寸法の低減 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7250371B2 (ja) |
JP (2) | JP4886513B2 (ja) |
KR (1) | KR101083622B1 (ja) |
CN (1) | CN1922722B (ja) |
SG (1) | SG149047A1 (ja) |
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- 2004-07-29 WO PCT/US2004/024853 patent/WO2005024904A2/en active Application Filing
- 2004-08-09 TW TW093123824A patent/TWI357094B/zh not_active IP Right Cessation
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US20070293050A1 (en) | 2007-12-20 |
WO2005024904A2 (en) | 2005-03-17 |
KR20060126909A (ko) | 2006-12-11 |
US20050048785A1 (en) | 2005-03-03 |
WO2005024904A3 (en) | 2006-06-15 |
CN1922722B (zh) | 2011-05-11 |
TWI357094B (en) | 2012-01-21 |
TW200509213A (en) | 2005-03-01 |
CN1922722A (zh) | 2007-02-28 |
JP2012019242A (ja) | 2012-01-26 |
US7250371B2 (en) | 2007-07-31 |
KR101083622B1 (ko) | 2011-11-16 |
US7541291B2 (en) | 2009-06-02 |
JP4886513B2 (ja) | 2012-02-29 |
SG149047A1 (en) | 2009-01-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070725 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100723 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100803 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110715 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110725 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111018 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111209 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4886513 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |