CN100568458C - 使用多个掩模步骤减小临界尺寸的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 230000000873 masking effect Effects 0.000 claims abstract description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims description 114
- 230000008021 deposition Effects 0.000 claims description 50
- 238000005530 etching Methods 0.000 claims description 18
- 238000007493 shaping process Methods 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000004380 ashing Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 description 39
- 239000007789 gas Substances 0.000 description 30
- 239000000758 substrate Substances 0.000 description 22
- 238000005516 engineering process Methods 0.000 description 15
- 238000000059 patterning Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 8
- 238000007789 sealing Methods 0.000 description 6
- 238000012512 characterization method Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000001816 cooling Methods 0.000 description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 238000009472 formulation Methods 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000004215 Carbon black (E152) Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 229930195733 hydrocarbon Natural products 0.000 description 2
- 150000002430 hydrocarbons Chemical class 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000001936 parietal effect Effects 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
提供了一种用于在蚀刻层中形成特征的方法。在该蚀刻层上形成第一掩模,其中该第一掩模定义具有宽度的多个间隔。在该第一掩模上形成侧壁层。通过该侧壁层在该蚀刻层中蚀刻成特征,其中所述特征具有比由该第一掩模定义的间隔的宽度小的宽度。移除该掩模和侧壁层。在该蚀刻层上形成附加掩模,其中该附加掩模定义具有宽度的多个间隔。在该附加掩模上形成侧壁层。通过该侧壁层在该蚀刻层中蚀刻成特征,其中该特征的宽度小于由该第一掩模定义的间隔的宽度。移除该掩模和侧壁层。
Description
发明背景
本发明涉及半导体器件的形成。
在半导体晶片加工期间,使用公知的图案化和蚀刻工艺在晶片内定义半导体器件的特征。在这些工艺中,光致抗蚀剂(PR)材料被沉积在晶片上且随后暴露于被分划板过滤的光。该分划板通常是玻璃板,该玻璃板使用阻挡光穿过分划板的示例性特征几何形状来图案化。
在穿过分划板之后,光接触光致抗蚀剂材料的表面。光改变光致抗蚀剂材料的化学成分,以致显影剂可以移除光致抗蚀剂材料的一部分。对于正型光致抗蚀剂材料的情形,曝光区域被移除,而对于负型光致抗蚀剂材料的情形,未曝光区域被移除。此后,该晶片被蚀刻来从不再受该光致抗蚀剂材料保护的区域移除底层材料,且由此在晶片内定义期望的特征。
各代光致抗蚀剂是已知的。深紫外(DUV)光致抗蚀剂通过248nm的光来曝光。为了方便理解,图1A为衬底104上的层108的示意性横断面视图,其中在层108上方的ARL(抗反射层)110上方有图案化光致抗蚀剂层112,这些层将被蚀刻,从而形成叠层100。光致抗蚀剂图案具有临界尺寸(CD),该临界尺寸可以是最小特征的宽度116。由于依赖于波长的光学性能,通过较长波长的光曝光的光致抗蚀剂具有较大的理论最小临界尺寸。
特征120可随后通过该光致抗蚀剂图案被蚀刻,如图1B所示。理想地,该特征的CD(特征的宽度)等于光致抗蚀剂112内的特征的CD116。实践中,由于形成小面(faceting)、光致抗蚀剂的腐蚀或者底切,特征的CD 116可能大于光致抗蚀剂的CD 112。该特征还可能是渐缩的,其中特征的CD至少与光致抗蚀剂的CD一样大,但是其中该特征在接近特征底部的地方渐缩而具有较小的宽度。这种渐缩会提供不可靠的特征。
为了提供具有更小CD的特征,正在研究使用更短波长的光形成的特征。193nm的光致抗蚀剂由193nm的光曝光。使用相移分划板和其他技术,使用193nm的光致抗蚀剂可以形成90nm至100nm CD的光致抗蚀剂图案。这将能够提供CD为90nm至100nm的特征。157nm的光致抗蚀剂由157nm的光曝光。使用相移分划板和其他技术,可以形成亚90nm CD的光致抗蚀剂图案。这将能够提供CD为亚90nm的特征。
使用较短波长的光致抗蚀剂相对于使用较长波长的光致抗蚀剂会产生额外的问题。为了获得接近理论极限的CD,光刻设备应更为精确,这将要求更为昂贵的光刻设备。目前,193nm的光致抗蚀剂和157nm的光致抗蚀剂并不具有与较长波长的光致抗蚀剂一样高的选择性,且在等离子体蚀刻条件下更容易变形。
诸如在形成存储装置中,在蚀刻导电层时,期望增大装置密度而不降低性能。
图2A为用于当导电线之间的间隔根据现有技术太小时制作导电线的光致抗蚀剂掩模的横断面视图。阻挡层206可被置于诸如晶片的衬底204上。诸如金属层或多晶硅层的介电层208形成于阻挡层206上。诸如DARC层的抗反射层(ARL)210形成于介电层208上。光致抗蚀剂掩模212a形成于ARL 210上。在该实例中,线掩模214a具有定义为线宽“L”的宽度,如图所示的那样。间隔222具有宽度“S”,如图所示的那样。节距长度“P”被定义为线宽和间隔宽度之和P=L+S,如图所示的那样。期望减小该节距长度。
减小节距长度的一种方式是减小间隔宽度。图2B为用于当导电线或介电沟槽线之间的间隔根据现有技术太小时制作导电线或介电沟槽线的光致抗蚀剂掩模的横断面视图。阻挡层206可置于诸如晶片的衬底204上。诸如金属层或多晶硅层或介电层的导电层或介电层208形成于阻挡层206上。诸如DARC层的抗反射层(ARL)210形成于层208上。光致抗蚀剂掩模212形成于ARL 210上。在该实例中,光致抗蚀剂掩模212b形成线掩模214b,光致抗蚀剂残余218形成于线掩模214b之间的间隔中。光致抗蚀剂残余218的存在是由于在线掩模214b之间提供太小的间隔而引起,因为更难以从小的间隔移除残余。这会限制可提供的导电线的密度。
发明内容
为了实现前述内容且依据本发明的目的,提供了一种用于在蚀刻层内形成特征的方法。在蚀刻层上形成第一掩模,其中该第一掩模定义具有宽度的多个间隔。在该第一掩模上形成侧壁层,其中该侧壁层减小由该第一掩模定义的间隔的宽度。通过该侧壁层在该蚀刻层中蚀刻成特征,其中该特征具有比由该第一掩模定义的间隔的宽度小的宽度。移除该掩模和侧壁层。通过执行下述步骤而执行附加特征步骤。在该蚀刻层上形成附加掩模,其中该附加掩模定义具有宽度的多个间隔。在该附加掩模上形成侧壁层,其中该侧壁层减小由该附加掩模定义的间隔的宽度。通过该侧壁层在该蚀刻层中蚀刻成特征,其中该特征具有比由该第一掩模定义的间隔的宽度小的宽度。移除该掩模和侧壁层。
在本发明的另一表现形式中,提供了一种用于在蚀刻层内形成特征的方法。在蚀刻层上形成第一掩模,其中该第一掩模定义具有宽度的多个间隔,且其中该多个间隔具有临界尺寸和节距。在该第一掩模上形成侧壁层,其中该侧壁层减小由该第一掩模定义的间隔的宽度。通过该侧壁层在该蚀刻层中蚀刻成特征,其中该间隔的宽度和临界尺寸比该第一掩模内的间隔的宽度和间隔的临界尺寸小至少50%。移除该掩模和侧壁层。通过下述步骤而执行附加特征步骤。在该蚀刻层上形成附加掩模,其中该附加掩模定义具有宽度的多个间隔,且其中该多个间隔具有临界尺寸和节距。在该附加掩模上形成侧壁层,其中该侧壁层减小由该附加掩模定义的间隔的宽度。通过该侧壁层在该蚀刻层中蚀刻成特征,其中这些特征的宽度和临界尺寸比该第一掩模内的间隔的宽度和间隔的临界尺寸小至少50%,且其中这些特征具有比该第一掩模内的间隔的节距和该附加掩模内的间隔的节距小至少50%的节距。移除该掩模和侧壁层。附加掩模可以更进一步减小CD。例如,3个掩模可以提供约65%的缩小,而4个掩模可以提供75%的缩小,等等。
本发明的这些和其他特征将在下文中通过本发明的详细描述并结合附图而更详细地来描述。
附图说明
通过附图的图示,示例性地而非限制性地说明本发明,附图中相同的参考编号表示相似的元件,且附图中:
图1A-B为根据现有技术蚀刻的叠层的示意性横断面视图。
图2A-B为根据现有技术形成的掩模的示意性横断面视图。
图3为可以用于本发明的实施例中的工艺的高级流程图。
图4A-H为根据本发明实施例加工的叠层的示意性横断面视图。
图5A-F为根据本发明的另一实施例加工的叠层的示意性横断面视图。
图6为沉积侧壁层的步骤的更详细的流程图。
图7为可用于实践本发明的等离子体处理室的示意图。
图8A-B图解说明了计算机系统,该计算机系统适用于实现本发明实施例中所使用的控制器。
图9A-C为沉积的横断面视图。
图10为可以用于实践本发明的用于蚀刻导电层的装置的示意图。
具体实施方式
现在参考如附图所示的本发明的数个优选实施例来详细地描述本发明。在下面的描述中,列出了许多具体细节,以便提供对本发明的彻底的理解。然而,本领域技术人员显而易见的是,没有这些具体细节中的一些细节或者全部细节也可以实践本发明。换言之,没有详细地描述公知的工艺步骤与/或结构,以免不必要地模糊本发明。
本发明提供了具有小临界尺寸(CD)的特征。更确切地说,本发明提供了具有比用于蚀刻特征的光致抗蚀剂图案的CD小的CD的特征。
为了便于理解,图3为可以用于本发明实施例的工艺的高级流程图。执行第一特征步骤(步骤302)。提供图案化的第一掩模,(步骤304)。图4A为本发明的实施例中的图案化掩模的横断面视图。阻挡层406可置于诸如晶片的衬底404上。诸如导电金属层或多晶硅层或介电层的蚀刻层408形成于阻挡层406上。诸如DARC层的抗反射层(ARL)410形成于蚀刻层408上。图案化的第一掩模412形成于ARL410上。在这个实例中,线掩模414具有定义为线宽“Lp”的宽度,如图所示的那样。光致抗蚀剂掩模内的间隔422具有宽度“Sp”,如图所示的那样。光致抗蚀剂掩模的节距长度“Pp”被定义为线宽和间隔宽度之和Pp=Lp+Sp,如图所示的那样。这些宽度是由用于形成该光致抗蚀剂掩模的光刻技术的分辨率决定的。期望减小该节距长度。
侧壁层形成于掩模上以减小CD,(步骤308)。图4B为具有沉积在第一掩模的侧壁上的侧壁层420的图案化的第一掩模412的示意性横断面视图。侧壁层420在掩模间隔内形成侧壁层特征424,其中侧壁层特征424具有比第一掩模的间隔CD小的减小的间隔CD。优选地,所沉积的第一掩模的减小的间隔CD比第一掩模特征的间隔CD小50%。还期望该侧壁层具有基本上垂直的侧壁428,这些侧壁如所示的那样是高度共形的(conformal)。基本上垂直的侧壁的实例为自底到顶与特征底部形成88°至90°的角度的侧壁。共形侧壁具有厚度从特征的顶部到底部基本上相同的沉积层。非共形侧壁可形成小面或者形成面包条(bread-loafing)结构,这提供了不是基本上垂直的侧壁。(因为小面结构而)渐缩的侧壁或面包条侧壁会增大沉积层CD,并提供不良的蚀刻掩模。优选地,侧壁上的沉积厚于第一掩模特征底部上的沉积。更优选地,没有层沉积在第一掩模特征的底部上。
随后通过侧壁层间隔在蚀刻层408中蚀刻成第一组特征,(步骤312)。图4C示出了在蚀刻层408中所蚀刻成的第一组特征432。在本实例中,在蚀刻层408中所蚀刻成的第一组特征432具有等于沉积层特征的间隔CD的CD宽度。实践中,第一组特征432的特征的CD可以略大于沉积层420的特征的CD。然而,由于沉积层特征的CD显著小于光致抗蚀剂412的CD,所以蚀刻层408中的特征的CD仍小于光致抗蚀剂412的CD。如果沉积层的CD仅略小于光致抗蚀剂的CD,或者如果沉积层被形成小面或面包条,则要被蚀刻的层的CD可能不小于光致抗蚀剂的CD。此外,形成小面或面包条的沉积层会导致要被蚀刻的层中的形成小面或不规则形状的特征。还期望最小化在该光致抗蚀剂特征底部上的沉积。在本实例中,在要被蚀刻的层408中所蚀刻成的特征的CD比该光致抗蚀剂特征的CD小约50%。
随后剥离光致抗蚀剂和沉积层,(步骤316)。这可以作为单个步骤来完成,或者作为具有分离的沉积层移除步骤和光致抗蚀剂剥离步骤的两个分离步骤来完成。灰化可被用于该剥离工艺。图4D示出了移除该沉积层和光致抗蚀剂掩模之后的衬底400。第一特征步骤(302)完成。
随后执行附加的特征步骤(步骤318)。在所蚀刻的特征上形成图案化的附加掩模,(步骤320),该蚀刻的特征在这种情况下为第一组蚀刻特征。图4E示出了衬底404,其中第二光致抗蚀剂掩模442形成于蚀刻层408上,其中第二光致抗蚀剂掩模442覆盖第一组特征432且其中第二光致抗蚀剂掩模中的间隔444形成于第一组蚀刻特征432之间。
侧壁层随后沉积在该附加掩模特征的侧壁上,以减小CD,(步骤324)。图4F为附加掩模442的示意性横断面视图,其中侧壁层450沉积在附加掩模442的侧壁上。侧壁层450在掩模间隔内形成侧壁层特征454,其中侧壁层特征454具有比附加掩模的间隔CD小的减小的间隔CD。优选地,侧壁层特征的减小的间隔比附加掩模特征的间隔CD小50%。还期望掩模层特征422具有基本上垂直的侧壁,这些侧壁如图所示的那样是高度共形的。基本上垂直的侧壁的实例为自底到顶与特征底部形成88°至90°的角度的侧壁。优选地,侧壁上的沉积厚于光致抗蚀剂特征底部上的沉积。更优选地,没有层沉积在光致抗蚀剂特征的底部上。
在蚀刻层中蚀刻成特征,(步骤324),从而在第一组蚀刻特征432之间形成第二组蚀刻特征452,如图4G所示的那样。随后剥离该光致抗蚀剂和沉积层,(步骤332),如图4H所示的那样。蚀刻层的线宽被示为Lf。蚀刻层内的特征的间隔宽度被示为Sf。特征的节距长度被示为Pf,其中Pf=Lf+Sf。为了比较,图4A中的光致抗蚀剂掩模节距Pp、光致抗蚀剂线宽Lp和光致抗蚀剂间隔Sp被示于图4G中,以与特征节距Pf、特征线宽Lf和特征间隔宽度Sf比较。在本实施例中,特征P1的节距长度为光致抗蚀剂掩模的节距长度Pp的一半,因为特征之间的线宽Lf为光致抗蚀剂掩模的线宽Lp的一半且特征间隔宽度Sf为光致抗蚀剂掩模间隔Sp的一半。因此,通过使节距长度、线宽和特征宽度减小一半,同时使用相同的光致抗蚀剂光刻工艺,本发明工艺能够使用两个掩模步骤来使蚀刻特征分辨率加倍。
由于本实施例仅使用两个掩模,所有在重复步骤(步骤336)确定该工艺不重复。
三个掩模的实例
在另一实例中,使用三个掩模的工艺将节距长度、线宽和特征尺寸减小67%。执行第一特征步骤(步骤302)。提供图案化的第一掩模,(步骤304)。图5A为本发明的实施例中的光致抗蚀剂掩模的横断面视图。阻挡层506可置于诸如晶片的衬底504上。诸如金属层或多晶硅层或介电层的蚀刻层508形成于阻挡层506上。诸如DARC层的抗反射层(ARL)510形成于蚀刻层508上。光致抗蚀剂掩模512形成于ARL 510上。在本实例中,线掩模514具有定义为线宽“Lp”的宽度,如图所示的那样。光致抗蚀剂掩模内的间隔522具有宽度“Sp”,如图所示的那样。光致抗蚀剂掩模的节距长度“Pp”被定义为线宽和间隔宽度之和Pp=Lp+Sp,如图所示的那样。这些宽度是由用于形成该光致抗蚀剂掩模的光刻技术的分辨率决定的。期望减小该节距长度。
侧壁层随后沉积于光致抗蚀剂特征的侧壁上,以减小CD,(步骤308)。图5B为具有沉积在特征514的侧壁上的侧壁层520的图案化的光致抗蚀剂掩模512的示意性横断面视图。侧壁层520在光致抗蚀剂特征514之内形成侧壁层特征524,其中侧壁层特征524具有比光致抗蚀剂特征的间隔CD小的减小的间隔CD。优选地,侧壁层特征的减小的间隔比光致抗蚀剂特征的间隔CD小至少66%。还期望该侧壁层特征具有基本上垂直的侧壁,这些侧壁如图所示的那样是高度共形的。
随后通过侧壁层特征在蚀刻层508中蚀刻成第一组特征,(步骤512)。图5B示出了在蚀刻层508中所蚀刻成的第一组特征532。在本实例中,在蚀刻层508中所蚀刻成的第一组特征532具有等于侧壁层特征的间隔CD的CD宽度。实践中,第一组特征432的特征的CD可以略大于侧壁层420的特征的CD。在本实例中,在要被蚀刻的层508中所蚀刻成的特征的CD比该光致抗蚀剂特征的CD小约67%。
随后剥离光致抗蚀剂和侧壁层,(步骤316)。这可以作为单个步骤来完成,或者作为具有分离的侧壁层移除步骤和光致抗蚀剂剥离步骤的两个分离步骤来完成。灰化可被用于该剥离工艺。第一特征步骤(302)被完成。
随后执行附加特征步骤(步骤318)。在所蚀刻的特征上形成图案化光致抗蚀剂掩模(步骤320),该所蚀刻的特征在这种情况下为第一组蚀刻特征。图5C示出了衬底504,其中第二光致抗蚀剂掩模542形成于蚀刻层508上,其中第二光致抗蚀剂掩模542覆盖第一组特征532且其中第二光致抗蚀剂掩模中的间隔544形成于第一组蚀刻特征532之间。
侧壁层550随后沉积在第二光致抗蚀剂特征的侧壁上,以减小CD,(步骤324)。侧壁层550在光致抗蚀剂特征之内形成侧壁层特征,其中侧壁层特征554具有比光致抗蚀剂特征的间隔CD小的减小的间隔CD。优选地,侧壁层特征的减小的间隔比光致抗蚀剂特征的间隔CD小约66%。还期望沉积层特征具有基本上垂直的侧壁,这些侧壁如图所示的那样是高度共形的。
在蚀刻层中蚀刻成特征,(步骤324),从而形成第二组蚀刻特征552,如图5D所示的那样。第二组特征552的每个特征在第一组特征532的两个特征之间,除非第二组特征552的特征位于这些特征的端部。随后剥离该光致抗蚀剂和沉积层,(步骤332)。附加特征步骤(步骤318)被完成。
随后确定是否重复该附加特征步骤(步骤336)。由于该工艺使用三个掩模且仅产生两个掩模,所以重复该附加特征步骤(步骤318)。图案化光致抗蚀剂掩模形成于所蚀刻的特征上,(步骤320),这些所蚀刻的特征在这种情况下为第一组蚀刻特征和第二组蚀刻特征。图5E示出了衬底504,其中第三光致抗蚀剂掩模562形成于蚀刻层508上,其中第三光致抗蚀剂掩模562覆盖第一组特征532和第二组特征552,且其中第三光致抗蚀剂掩模中的间隔564形成于第一组蚀刻特征532与第二组蚀刻特征552之间。
侧壁层570随后沉积在第二光致抗蚀剂特征的侧壁上,以减小CD,(步骤324)。侧壁层570在光致抗蚀剂特征之内形成侧壁层特征,其中该侧壁层特征具有比光致抗蚀剂特征的间隔CD小的减小的间隔CD。优选地,该侧壁层特征的减小的间隔比光致抗蚀剂特征的间隔CD小约66%。还期望侧壁层特征具有基本上垂直的侧壁,这些侧壁如图所示的那样是高度共形的。
在蚀刻层中蚀刻成特征,(步骤324),从而形成第三组蚀刻特征572,如图5F所示的那样。第三组蚀刻特征572的每一特征在第二组特征552的特征与第一组特征532的特征之间,除非第三组特征的特征位于端部。随后剥离该光致抗蚀剂和沉积层,(步骤332)。附加特征步骤(步骤318)完成。由于这是三个掩模工艺的第三个掩模,所以重复条件(步骤336)的答案为“否”且该工艺结束。
蚀刻层的线宽被示为Lf。蚀刻层中的特征的间隔宽度被示为Sf。特征的节距长度被示为Pf,其中Pf=Lf+Sf。为了比较,图5A中的光致抗蚀剂掩模节距长度Pp、光致抗蚀剂线宽Lp和光致抗蚀剂间隔Sp被示于图5G中,用于与特征节距长度Pf、特征线宽Lf和特征间隔宽度Sf进行比较。在本实施例中,特征的节距长度Pf为光致抗蚀剂掩模的节距长度Pp的1/3,因为特征之间的线宽Lf为光致抗蚀剂掩模的线宽Lp的1/3且特征间隔宽度Sf为光致抗蚀剂掩模中的间隔Sp的1/3。因此,通过使节距长度、线宽和特征宽度减小1/3,同时使用相同的光致抗蚀剂光刻工艺,本发明工艺能够使用三个掩模步骤来使蚀刻特征分辨率成三倍。
理论上,可以使用n个掩模将分辨率增大n倍。
使用气体调制形成侧壁
在优选实施例中,使用气体调制形成共形侧壁。优选地,侧壁是由聚合物材料形成,且该掩模为光致抗蚀剂聚合物,使得可以在与执行蚀刻和剥离相同的室内原地执行侧壁层的沉积,并使得该剥离可以移除该掩模和侧壁层。
图6为使用气体调制在掩模上形成侧壁层以减小CD(步骤308和324)的更详细的流程图。在本实施例中,在掩模上形成侧壁层以减小CD(步骤308和324)包括沉积阶段604和剖面成形(profileshaping)阶段608。沉积阶段使用第一气体化学物质形成等离子体,该等离子体在掩模的侧壁上沉积侧壁层。
本发明可被用于蚀刻介电层或导电层。在下文中提供可被用来针对介电层或导电层实践本发明的实例配方。
介电材料蚀刻的实例
图7为可被用于沉积侧壁层、蚀刻和剥离的等离子体处理室700的示意图。等离子体处理室700包括限制环702、上电极704、下电极708、气体源710和排气泵720。气体源710包括沉积气体源712和剖面成形气体源716。气体源710可包括附加的气体源,诸如包括蚀刻气体源718。在等离子体处理室700之内,衬底404被置于下电极708上。下电极708包含合适的衬底夹紧机构(例如静电、机械夹具等),用于保持衬底404。反应器顶部728包括布置成与下电极708直接相对的上电极704。上电极704、下电极708和限制环702限定了封闭的等离子体容积。气体由气体源710供给该封闭的等离子体容积,并由排气泵720通过限制环702和排气口从该封闭的等离子体容积排放。第一RF源744电连接到上或下电极704。第二RF源748电连接到下电极708。室壁752围绕限制环702、上电极704和下电极708。第一RF源744和第二RF源748均包括高频(27至300)MHz电源和低频(2至14)MHz电源。将RF功率连接到电极的不同组合是可能的。控制器735可控地连接到RF源744、748、排气泵720和气体源710。
图8A和8B图解说明了计算机系统1300,该计算机系统1300适于实施用于本发明实施例中的控制器735。图8A示出了该计算机系统的一种可能的物理形式。当然,该计算机系统可具有许多物理形式,这些物理形式从集成电路、印刷电路板以及小型手持装置一直变化到巨型超级计算机。计算机系统1300包括监视器1302、显示器1304、外壳1306、磁盘驱动器1308、键盘1310和鼠标1312。磁盘1314为用于将数据往返于计算机系统1300传输的计算机可读介质。
图8B为计算机系统1300的框图的实例。各种子系统附着到系统总线1320。处理器1322(也称为中央处理器或CPU)耦合到包括存储器1324的存储装置。存储器1324包括随机存取存储器(RAM)和只读存储器(ROM)。如本领域中所公知的那样,ROM用于将数据和指令单向地传输到CPU,而RAM通常被用来以双向方式传输数据和指令。这些以及其他类型的存储器可包括如下所述的任何适当形式的计算机可读介质。固定磁盘1326也双向耦合到CPU 1322;其提供了附加的数据存储容量且也可以包括任意下述计算机可读介质。固定磁盘1326可用于存储程序、数据等,并通常是比初级存储慢的次级存储介质(诸如硬盘)。将会理解,保持在固定磁盘1326之内的信息在恰当的情况下可以按标准方式作为虚拟存储器结合到存储器1324中。可移动磁盘1314可以采取任意下述计算机可读介质的形式。
CPU 1322还耦合到各种输入/输出装置,诸如耦合到显示器1304、键盘1310、鼠标1312和扬声器1330以及用于控制该工艺的反馈和前进系统。一般而言,输入/输出装置可以是下述中的任意一种:视频显示器、跟踪球、鼠标、键盘、麦克风、触敏显示器、换能器卡片读取器、磁带或纸带读取器、写字板、输入笔、语音或手写识别器、生物测定读取器、或者其他计算机。CPU 1322可选地使用网络接口1340耦合到另一计算机或电信网络。利用这种网络接口,设想该CPU在执行上述方法步骤的过程中可以从网络接收信息,或者可以将信息输出到网络。此外,本发明的方法实施例可以单独在CPU 1322上执行,或者可以结合分享部分该工艺的远程CPU通过诸如因特网的网络来执行。
此外,本发明的实施例还涉及具有计算机可读介质的计算机存储产品,该计算机可读介质上具有用于执行各种计算机实施操作的计算机代码。该介质和计算机代码可以是专门设计和构造用于本发明的介质和计算机代码,或者可以是计算机软件领域的技术人员公知和可得到的类型的介质和计算机代码。计算机可读介质的实例包括但不限于:诸如硬盘、软盘和磁带的磁介质;诸如CD-ROM和全息照相装置的光学介质;诸如光磁软盘的磁光介质;以及专门配置来存储和执行程序代码的硬件装置,诸如专用集成电路(ASIC)、可编程逻辑装置(PLD)和ROM及RAM装置。计算机代码的实例包括诸如由编译器产生的机器代码,以及包含由计算机使用解释器执行的更高级代码的文件。计算机可读介质还可以是由包含在载波中的计算机数据信号传送且代表处理器可执行的指令序列的计算机代码。
其他实例可以使用其他沉积装置。
沉积阶段604的一个实例为CH3F沉积,该CH3F沉积为在通过将涡轮泵的Vat阀门设置在1000来建立的、在60毫托的压力下使用250sccm(标准立方厘米每分钟)的Ar和50sccm的CH3F化学物质的沉积。27MHz的RF源提供500瓦特的功率,而2MHz的RF源提供100瓦特的功率。室的温度维持在20℃。冷却衬底的氦气冷却压力为15托。这种配方导致形成聚合物侧壁层。
剖面成形阶段608的一个实例可以是C4F6/O2/CO沉积,该C4F6/O2/CO沉积为在通过将涡轮泵的Vat阀门设置在1000来建立的、在50毫托的压力下使用270sccm的Ar、12sccm的C4F6、8sccm的O2和100sccm的CO化学物质的沉积。27MHz的RF源提供1500瓦特的功率,而2MHz的RF源提供480瓦特的功率。室的温度维持在20℃。冷却衬底的氦气冷却压力为15托。
图9A为来自沉积阶段的沉积层920的横断面视图。沉积层920形成于掩模912上。在本实例中,沉积阶段形成了如轮廓924所示的“面包条”沉积层。该面包条沉积层的特征在于特征顶部附近较厚的侧壁沉积和特征底部附近较薄(或者无)侧壁沉积。此外,本实例中的面包条在特征的整个底部表面上形成层,如所示的那样。因此,该沉积提供了非共形侧壁沉积。这种沉积并不提供期望的基本上垂直的侧壁。该面包条最终夹断顶部,其随后不能被用作掩蔽层,因为接触将被隔离且无法完成蚀刻。
图9B为其中仅使用剖面成形阶段的沉积层930的横断面视图。在本实例中,剖面成形阶段形成“形成小面的”沉积层,如轮廓934所示的那样。形成小面的沉积层的特征在于特征顶部附近较薄(或者无)侧壁沉积和特征底部附近较厚的侧壁沉积。“形成小面的”沉积并不会沉积在特征的整个底部表面上。因此,该沉积也提供了非共形侧壁沉积。如果顶部附近的侧壁太薄,则会导致光致抗蚀剂掩模的小面形成。这种沉积并不提供期望的基本上垂直的侧壁。光致抗蚀剂掩模的角的小面形成会导致更低的蚀刻选择性和快速的掩模腐蚀。掩模的小面形成还会导致所蚀刻的剖面的小面形成。在几乎所有情形中,一旦掩模形成小面,则最终的所蚀刻的剖面也形成小面,因为掩模垂直剖面通常转化为所蚀刻的材料。
图9C为由6个周期的2秒沉积和25秒剖面成形形成的沉积层940的横断面视图。如可以看出的那样,沉积层具有垂直侧壁,且在特征底部表面具有很少或无沉积。为了提供多个阶段的6个周期工艺,能够快速地交替气体配方的气体调制装置将是优选的设备。
控制沉积阶段604和剖面成形阶段608的时间的比率的能力提供了另一控制变量。恰当的比率将提供如图9C所示的基本上垂直和共形的侧壁。这样的沉积层也能够保护光致抗蚀剂掩模,以增加蚀刻选择性。可以用于控制该沉积剖面的本发明所提供的其他控制参数为:周期数目、总沉积时间、沉积/成形阶段时间比率、气体化学物质类型和比率(诸如CH3F/O2、C4F6/O2、CH2F2、CHF3、CF4、H2、CH4、C2H4、SiH4等)。优选地,该沉积阶段使用碳氢化合物和碳氟化合物的化学物质。该碳氢化合物优选为CH4和C2H4中的至少一种。碳氟化合物优选为CH3F、CH2F2、CHF3、C4F6和C4F8中的至少一种。在沉积阶段优选使用的其他气体混合物为CF4和H2。优选地,该剖面成形阶段使用有其他添加剂或者无其他添加剂的碳氟化合物化学物质。优选地,该碳氟化合物为CH2F2、CHF3和CF4中的至少一种。优选地,其他添加剂是Ar、Xe、He、Ne、O2、N2和H2中的至少一种。
多阶段沉积允许剖面成形步骤来移除不需要的沉积。此外,单个长时间沉积会导致起泡(blistering)。优选地,该剖面成形步骤还通过用离子轰击该聚合物而使该聚合物致密。使用多个周期来形成沉积层还提供更精细的CD控制。此外,该多周期多阶段沉积提供了剖面控制。面包条的减少使遮蔽减少,这改善了蚀刻剖面。另外,多周期、多阶段沉积减小了线摆动,该线摆动是由沉积层的应力引起,该应力致使光致抗蚀剂线摆动。此外,该剖面成形步骤防止或减少掩模特征底部上的沉积,以防止来自沉积的残余,这种残余来自位于掩模特征底部上的沉积层的再溅射材料。
优选地,使用至少两个周期形成该沉积层。更优选地,使用至少六个周期形成该沉积层。周期的数目取决于CD减小的数量,且不限于2或6。
形成具有更小临界尺寸的特征而无需改变光致抗蚀剂的能力考虑到更小的特征而不用购买新的光刻设备。如果使用更新一代的光致抗蚀剂,则本发明为更新一代的光致抗蚀剂提供了小的CD,从而考虑到更新的光刻和光致抗蚀剂系统的扩展。
在其他实施例中,可以使用三种或更多不同气体化学物质,从而在形成侧壁层时提供三种或更多不同沉积或蚀刻阶段。
导电层蚀刻的实例
实例配方、即可用于沉积和蚀刻侧壁层和导电层的装置示于图10。图10为用于沉积和使沉积层成形的这样一种装置1000的示意图。等离子体处理室1000包括感应天线(或线圈)1002、气体分配盘(gasdistribution plate,GDP)1004、衬底支架1008、气体源1010和排气泵1020。气体源1010与气体分配盘1004流体连接,且包括沉积气体源1012和蚀刻气体源1016。气体源1010可包括附加气体源,诸如包括第二蚀刻或沉积气体源。在等离子体处理室1000之内,衬底404被置于衬底支架1008上。衬底支架1008包含适当的衬底夹紧机构(例如静电、机械夹具等),用于保持衬底404。反应器顶部1028包括石英介电窗口1076,该石英介电窗口1076允许能量从天线1002传输到室中。介电窗口1076、衬底支架1008和阳极化铝室壁1052限定了封闭的等离子体容积。气体由气体源1010供给该封闭的等离子体容积,并由排气泵1020通过排气口从该封闭的等离子体容积排放。第一RF源1044电连接到天线。第二RF源1048电连接到衬底支架1008。在这个实例中,第一RF源1044提供频率为13.56MHz的信号,而第二RF源1048提供频率为13.56MHz的信号。
其他实施例可以使用硬掩模作为该掩模。在这些实施例中,光致抗蚀剂掩模可被用来打开硬掩模。侧壁层可以置于硬掩模上,以减小间隔。在替换方案中,侧壁层可以在蚀刻该硬掩模之前置于该光致抗蚀剂上。
本发明还允许研究比当前装置超前若干代的装置。光刻系统尚不能用于创建这些装置。本发明允许当前光刻系统提供比当前光刻装置小好几代的装置,从而允许制作具有被认为当前光刻装置无法企及的临界尺寸的装置。
掩模中的间隔可被用来在蚀刻层中蚀刻成孔或沟槽。
本发明可以用于许多不同类型的等离子体处理工具,诸如用于Exelan和TCP类型蚀刻器、混合PVD、CVD、MW、RIE、MORIE、TCP、ICP等。
尽管已经依据多个优选实施例描述了本发明,但是有落入本发明的范围内的多种变更、置换和各种替代等同。应该注意,有多种可替换的方式来实施本发明的方法和设备。因此,下述所附权利要求旨在被解释为包括落在本发明的真正精神和范围内的所有这些变更、置换和各种替代等同。
Claims (20)
1.一种用于在蚀刻层中形成特征的方法,该方法包括:
在该蚀刻层上形成第一掩模,其中该第一掩模定义具有宽度的多个间隔;
在该第一掩模上形成侧壁层,其中该侧壁层减小由该第一掩模定义的间隔的宽度;
通过该侧壁层在该蚀刻层中蚀刻成特征,其中所述特征具有比由该第一掩模定义的间隔的宽度小的宽度;
移除该掩模和侧壁层;以及
执行附加特征步骤,该附加特征步骤包括:
在该蚀刻层上形成附加掩模,其中该附加掩模定义具有宽度的多个间隔;
在该附加掩模上形成侧壁层,其中该侧壁层减小由该附加掩模定义的间隔的宽度;
通过该侧壁层在该蚀刻层中蚀刻成另一特征,其中所述另一特征具有比由该附加掩模定义的间隔的宽度小的宽度;以及
移除该掩模和侧壁层。
2.如权利要求1所述的方法,还包括重复附加特征步骤至少一次。
3.如权利要求1所述的方法,其中,在第一掩模上形成侧壁层是至少一个周期,该周期包括:
沉积阶段,该沉积阶段以第一气体化学物质形成沉积等离子体,从而在该第一掩模的侧壁上形成沉积;以及
剖面成形阶段,该剖面成形阶段以第二气体化学物质来使该第一掩模的侧壁上的沉积的剖面成形,其中该第一气体化学物质不同于该第二气体化学物质;以及
其中,在附加掩模上形成侧壁层是至少一个周期,该周期包括:
沉积阶段,该沉积阶段以第三气体化学物质形成沉积等离子体,从而在附加掩模的侧壁上形成沉积;以及
剖面成形阶段,该剖面成形阶段以第四气体化学物质来使附加掩模的侧壁上的沉积的剖面成形,其中该第三气体化学物质不同于该第四气体化学物质。
4.如权利要求3所述的方法,其中,在第一掩模上形成侧壁层被执行至少两个周期,而在附加掩模上形成侧壁层被执行至少两个周期。
5.如权利要求4所述的方法,其中,形成侧壁层是形成基本上垂直的侧壁。
6.如权利要求4所述的方法,还包括将该蚀刻层置于等离子体处理室中,其中形成侧壁层和蚀刻在该等离子体处理室之内完成。
7.如权利要求4所述的方法,其中,第一掩模和附加掩模为光致抗蚀剂掩模,并且其中,侧壁层由聚合物材料形成。
8.如权利要求7所述的方法,还包括利用单个剥离步骤来剥离光致抗蚀剂掩模和侧壁层。
9.如权利要求8所述的方法,其中,剥离该光致抗蚀剂掩模和侧壁层包括灰化光致抗蚀剂掩模和侧壁层。
10.如权利要求9所述的方法,其中,灰化光致抗蚀剂掩模和侧壁层是在与形成该侧壁层和蚀刻相同的等离子体处理室中执行的。
11.如权利要求7所述的方法,其中,形成侧壁层是形成具有侧壁厚度和光致抗蚀剂特征底部厚度的侧壁层,其中该侧壁厚度大于光致抗蚀剂特征底部厚度。
12.如权利要求4所述的方法,其中,沉积阶段是面包条沉积。
13.如权利要求4所述的方法,其中,特征的宽度比由第一掩模定义的间隔的宽度小至少50%.
14.如权利要求4所述的方法,其中,第一掩模中的间隔具有节距长度,并且其中,蚀刻层中所形成的特征具有比由该第一掩模定义的间隔的节距长度小至少50%的节距长度。
15.一种半导体器件,其由如权利要求1所述的方法形成。
16.一种用于在蚀刻层中形成特征的方法,该方法包括:
在该蚀刻层上形成第一掩模,其中该第一掩模定义具有宽度的多个间隔,且其中该多个间隔具有临界尺寸和节距;
在该第一掩模上形成侧壁层,其中该侧壁层减小由该第一掩模定义的间隔的宽度;
通过该侧壁层在该蚀刻层中蚀刻成特征,其中所述特征具有宽度和临界尺寸,其中所述特征的宽度比该第一掩模中的间隔的宽度小至少50%,且所述特征的临界尺寸比该第一掩模中的间隔的临界尺寸小至少50%;
移除该掩模和侧壁层;以及
执行附加特征步骤,该附加特征步骤包括:
在该蚀刻层上形成附加掩模,其中该附加掩模定义具有宽度的多个间隔,且其中该多个间隔具有临界尺寸和节距;
在该附加掩模上形成侧壁层,其中该侧壁层减小由该附加掩模定义的间隔的宽度;
通过该侧壁层在该蚀刻层中蚀刻成附加特征,其中所述附加特征具有宽度和临界尺寸,其中所述附加特征的宽度比该附加掩模中的间隔的宽度小至少50%,且所述附加特征的临界尺寸比该附加掩模中的间隔的临界尺寸小至少50%,以及其中所述特征和附加特征具有比该第一掩模中的间隔的节距和该附加掩模中的间隔的节距小至少50%的节距;以及
移除该掩模和侧壁层。
17.如权利要求16所述的方法,其中,在第一掩模上形成侧壁层包括至少两个周期,其中每个周期包括:
沉积阶段,该沉积阶段以第一气体化学物质形成沉积等离子体,从而在该第一掩模的侧壁上形成沉积;以及
剖面成形阶段,该剖面成形阶段以第二气体化学物质来使该第一掩模的侧壁上的沉积的剖面成形,其中该第一气体化学物质不同于该第二气体化学物质;以及
其中,在附加掩模上形成侧壁层包括至少两个周期,其中每个周期包括:
沉积阶段,该沉积阶段以第三气体化学物质形成沉积等离子体,从而在该附加掩模的侧壁上形成沉积;以及
剖面成形阶段,该剖面成形阶段以第四气体化学物质来使该附加掩模的侧壁上的沉积的剖面成形,其中该第三气体化学物质不同于该第四气体化学物质。
18.如权利要求17所述的方法,还包括将该蚀刻层置于等离子体处理室中,其中形成侧壁层、蚀刻以及移除掩模和侧壁层在该等离子体处理室之内完成。
19.如权利要求18所述的方法,其中,第一掩模为光致抗蚀剂掩模,并且其中,侧壁层为聚合物材料的侧壁层。
20.如权利要求19所述的方法,其中,硬掩模被置于该光致抗蚀剂掩模与要被蚀刻的层之间。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/050,985 | 2005-02-03 | ||
US11/050,985 US7271107B2 (en) | 2005-02-03 | 2005-02-03 | Reduction of feature critical dimensions using multiple masks |
Publications (2)
Publication Number | Publication Date |
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CN101164143A CN101164143A (zh) | 2008-04-16 |
CN100568458C true CN100568458C (zh) | 2009-12-09 |
Family
ID=36570427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2006800112424A Expired - Fee Related CN100568458C (zh) | 2005-02-03 | 2006-01-20 | 使用多个掩模步骤减小临界尺寸的方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7271107B2 (zh) |
JP (2) | JP2008529313A (zh) |
KR (1) | KR101184956B1 (zh) |
CN (1) | CN100568458C (zh) |
DE (1) | DE112006000308T5 (zh) |
IL (1) | IL184855A (zh) |
TW (1) | TWI411040B (zh) |
WO (1) | WO2006083592A1 (zh) |
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JP3923927B2 (ja) * | 2003-07-07 | 2007-06-06 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US7250371B2 (en) | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
JP4727171B2 (ja) | 2003-09-29 | 2011-07-20 | 東京エレクトロン株式会社 | エッチング方法 |
US6968532B2 (en) | 2003-10-08 | 2005-11-22 | Intel Corporation | Multiple exposure technique to pattern tight contact geometries |
US6955961B1 (en) | 2004-05-27 | 2005-10-18 | Macronix International Co., Ltd. | Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution |
US7105099B2 (en) * | 2004-07-14 | 2006-09-12 | Macronix International Co., Ltd. | Method of reducing pattern pitch in integrated circuits |
-
2005
- 2005-02-03 US US11/050,985 patent/US7271107B2/en not_active Expired - Fee Related
-
2006
- 2006-01-20 JP JP2007554124A patent/JP2008529313A/ja not_active Withdrawn
- 2006-01-20 KR KR1020077020151A patent/KR101184956B1/ko not_active IP Right Cessation
- 2006-01-20 WO PCT/US2006/002164 patent/WO2006083592A1/en active Application Filing
- 2006-01-20 CN CNB2006800112424A patent/CN100568458C/zh not_active Expired - Fee Related
- 2006-01-20 DE DE112006000308T patent/DE112006000308T5/de not_active Withdrawn
- 2006-01-24 TW TW095102668A patent/TWI411040B/zh active
-
2007
- 2007-07-26 IL IL184855A patent/IL184855A/en not_active IP Right Cessation
-
2012
- 2012-03-21 JP JP2012063753A patent/JP2012124535A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US20060172540A1 (en) | 2006-08-03 |
KR101184956B1 (ko) | 2012-10-02 |
US7271107B2 (en) | 2007-09-18 |
KR20070100420A (ko) | 2007-10-10 |
WO2006083592A1 (en) | 2006-08-10 |
TW200707580A (en) | 2007-02-16 |
IL184855A (en) | 2010-12-30 |
DE112006000308T5 (de) | 2008-03-20 |
IL184855A0 (en) | 2007-12-03 |
JP2008529313A (ja) | 2008-07-31 |
JP2012124535A (ja) | 2012-06-28 |
CN101164143A (zh) | 2008-04-16 |
TWI411040B (zh) | 2013-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091209 Termination date: 20190120 |
|
CF01 | Termination of patent right due to non-payment of annual fee |