CN101292197A - 具有减小的线条边缘粗糙度的蚀刻特征 - Google Patents

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Abstract

提供一种用于在层中形成具有减小的线条边缘粗化的特征的方法。光刻胶层形成在该层上。图案化该光刻胶层以形成具有光刻胶侧壁的光刻胶特征。通过执行多个循环在该光刻胶特征侧壁上形成厚度小于100nm的侧壁层。每个循环包括在该光刻胶层上沉积层,其中该沉积层的厚度在单层到20nm。特征穿过该光刻胶特征蚀刻入该层。剥除该光刻胶层和侧壁层。

Description

具有减小的线条边缘粗糙度的蚀刻特征
技术领域
[0001]本发明涉及半导体器件的形成。
背景技术
[0002]在半导体晶片处理过程中,使用公知的图案化和蚀刻处理工艺在晶片中限定半导体器件特征。在这些处理工艺中,光刻胶(PR)材料沉积在该晶片上,然后暴露于由中间掩模过滤的光线。该中间掩模通常为图案化为具有模版特征几何形状的玻璃板,该几何形状阻止光线透过该中间掩模传播。
[0003]在通过中间掩模后,光线接触该光刻胶材料的表面。该光线改变该光刻胶材料的化学组成,从而显影剂可去除该光刻胶材料的一部分。在正光刻胶材料的情况,去除暴露的区域,而在负光刻胶材料的情况,去除非暴露的区域。之后,蚀刻该晶片,以从该不再受该光刻胶材料保护的区域去除该下层的材料,并由此限定该晶片内需要的特征。
[0004]该处理工艺的一个问题是具有小宽度的显微光刻胶结构很可能在处理中改变形状。该变形可转移到被蚀刻的膜内,产生蚀刻结构,其偏离预期的形状、尺寸或粗糙度。这些感应蚀刻(etch-induced)光刻胶变换可以分类成组,如线条边缘粗化(line edge roughening)、表面粗化(surface roughening)以及线条波动(line wiggling)。线条边缘粗糙度(LER)指当该图案从光刻胶向该下层的膜传递时,该图案化线条的边缘变得更加不规则。
发明内容
[0005]为获得前述以及根据本发明的目的,提供一种用于在层中形成具有减小的线条边缘粗化的特征的方法。光刻胶层形成在该层之上。图案化该光刻胶层,以形成具有光刻胶侧壁的光刻胶特征。厚度小于100nm的侧壁层通过执行多个循环形成在该光刻胶特征的侧壁上。每个循环包括在该光刻胶层上沉积层,其中该沉积层的厚度在单层(monolayer)到20nm之间。穿过该光刻胶特征将特征蚀刻入该层。剥除该光刻胶层和侧壁层。
[0006]在该发明的另一个表现形式中,提供一种用于在蚀刻层中形成具有减小的线条边缘粗化的特征的方法。在该蚀刻层上形成图案化光刻胶层,以形成光刻胶侧壁的光刻胶特征。在该光刻胶特征的侧壁上形成厚度小于100nm的侧壁层,包括执行多个循环。每个循环包括在该光刻胶层上沉积层,其中该沉积层的厚度在单层到20nm之间,并且回蚀(etchingback)该沉积层以去除沉积层在该光刻胶特征底部上形成的部分,而留下侧壁层。穿过该光刻胶特征将特征蚀刻入该蚀刻层。剥除该光刻胶层和侧壁层,其中在该光刻胶层上沉积该层,在单一等离子室原地完成回蚀、蚀刻特征以及剥除。
[0007]将在本发明下面的详细描述中结合下列附图更详细地描述本发明的这些和其它特征。
附图说明
[0008]在附图的图形中,本发明作为示例而不是作为限制来说明,并且其中相同的参考标号指代相同的元件,以及其中:
[0009]图1是可用在本发明实施方式中的工艺的高层流程图;
[0010]图2A-D是根据本发明的实施方式处理的堆栈的横截面示意图;
[0011]图3在光刻胶特征的侧壁上沉积层以减小CD的步骤的更详细的流程图;
[0012]图4是可用于实施本发明的等离子处理室的示意图;
[0013]图5A-B说明了适于实现用于本发明的实施方式的控制器的计算机系统;
[0014]图6A-B是根据本发明的实施方式处理的堆栈的横截面示意图。
具体实施方式
[0015]现结合附图及数个优选实施方式详细描述本发明。在以下描述中,阐述了许多具体细节以提供对本发明的彻底理解。然而,对于本领域的技术人员来说,显然,本发明可不利用这些具体细节中的一些或全部来实施。在有的情况下,公知的工艺步骤和/或结构没有详细描述,以免不必要地混淆本发明。
[0016]相信线条边缘粗化是由不均匀的沉积、由以相对这些线条陡峭的角度出现的离子进行的离子溅射、该光刻胶或掩模缺少移动性、该光刻胶之间的应力不匹配、掩模和蚀刻副产物(聚合物)以及光刻胶或掩模化学修正所导致的。尽管线条边缘粗化其本身表现为不同形成,但相同的因素还可导致该光刻胶或掩模的扭曲或波动。从以上角度来看,波动或扭曲不仅仅是该光刻胶的粗化,而且还指该线条形状的变化,并具有类似于该线条宽度的长度刻度。波动特指该窄线条结构的修改,这是由该光刻胶的粗化所导致的。对于密集的接触部或密集的元蚀刻,可以看到线条边缘粗化,其中该光刻胶的端面化可导致在该光刻胶的顶部形成非常薄的结构。尽管形成不同的光刻胶和掩模用于不同的光刻技术,对于深紫外光DUV光刻胶、193nm光刻胶以及甚至如无定形碳的硬掩模,已经观察到了波动。
[0017]导致波动的详细机制并没有被很好地理解,但是可归因于前面提到的因素。然而,已经显现出的是,在光刻胶线条的顶部上过多的聚合物沉积可引起波动。相信这是由沉积的膜内的应力导致的,其往往使该光刻胶偏离形状。该问题可能会随将在蚀刻处理过程中软化的光刻胶的发展趋势而恶化,特别是193nm品种。此机制并没有解释波动的所有情况。在某些情况下,处理工艺明显地在蚀刻该光刻胶,而不是沉积,然而该光刻胶可波动。在蚀刻过程中波动可与该光刻胶组分的改变有关,这对于193nm光刻胶更为严重。
[0018]为便于理解,图1是可用在本发明的实施方式中的处理工艺的高层流程图。提供图案化光刻胶掩模(步骤104)。图2A是在基片204上的待蚀刻层208的横截面示意图,具有图案化光刻胶掩模212,掩模212具有特征214,特征214位于ARL 210上,ARL210位于蚀刻层208上,它们形成堆栈200。该光刻胶掩模具有光刻胶特征关键尺寸(CD),其可以是可能的最小特征宽度316的最宽部分。目前,对于248nm光刻胶,使用传统处理工艺,该光刻胶通常的CD可以是230-250nm。为提供该图案化光刻胶掩模,光刻胶层可首先在该待蚀刻层上形成。然后图案化该光刻胶层,以形成具有光刻胶侧壁的光刻胶特征。
[0019]侧壁层形成在该光刻胶特征侧壁上(步骤108)。图2B是图案化光刻胶掩模212的横截面示意图,其具有在特征214的侧壁上形成的侧壁层220。该侧壁层优选地形成基本上垂直的并且共形的侧壁。基本上垂直的侧壁的一个示例是从侧壁的底部到顶部与该特征底部成88°到90°之间的角度。共形的侧壁具有沉积层,其基本上具有从该特征底部到顶部相同的厚度。非共形的侧壁可形成端面化或方包化构造,其提供非基本垂直的侧壁。锥化侧壁(源于该端面化构造)或方包化侧壁可增加该沉积层CD并提供欠佳的蚀刻掩模。
[0020]突破蚀刻可用于蚀刻穿过紧接该蚀刻层之上的任何残余沉积层或紧接该蚀刻层之上的任何其它中间层(步骤112)。
[0021]然后穿过形成的侧壁层220将特征蚀刻入该待蚀刻的层208(步骤116)。图2C显示出蚀刻入该待蚀刻层208的特征232。
[0022]然后可剥除光刻胶和侧壁层(步骤120)。这可作为单一的步骤或两个分开的步骤来完成,即分开的沉积层去除步骤和光刻胶剥除步骤。灰化处理可以用于剥除过程。图2D显示出在沉积层和光刻胶掩模去除后的堆栈200。可执行额外的形成步骤(步骤124)。例如,然后可在该特征中形成接触部240。为提供双大马士革结构,在该接触部形成前可蚀刻沟槽。在该接触部形成后,可执行额外的处理工艺。
[0023]图3是在光刻胶特征的侧壁上形成侧壁层的实施方式(步骤108)的更详细的流程图。该步骤为重复至少两次的循环步骤。共形层沉积在光刻胶层上(步骤304)。然后,回蚀(etch back)该共形层以去除沉积在光刻胶特征底部的任何沉积物,从而形成侧壁层(步骤308)。
示例
[0024]在一个示例中,具有待蚀刻层208、ARC层210以及图案化光刻胶掩模212的基片204设在蚀刻室中。
[0025]图4是处理室400的示意图,其可用于形成侧壁层、蚀刻以及剥除。等离子处理室400包括限制环402、上部电极404、下部电极408、气体源410以及排气泵420。气体源410包括沉积气体源412和回蚀气体源416。气体源410可包括额外的气体源,如蚀刻气体源418。在等离子处理室400内,基片204位于该下部电极408上。下部电极408结合合适的基片夹持机构(例如,静电、机械夹具等)用于把持该基片204。反应器顶部428结合该上部电极404,其与该下部电极408正对设置。上部电极404、下部电极408以及限制环402限定该受限的等离子容积。由气体源410向受限的等离子容积提供气体,并由该排气泵420通过限制环402和排气端口从受限的等离子容积排出。第一RF源444电连接到上部电极404。第二RF源448电连接到下部电极408。室壁452围绕限制环402、上部电极404以及下部电极408。第一RF源444和第二RF源448都可包括27MHz功率源和2MHz功率源。将RF功率与该电极连接的不同的组合是可能的。在Lam Research Corporation的双频电容(DFC)系统(由LAM Research CorporationTM ofFremont,California制造,可以用在本发明的优选实施方式中)的情况下,27MHz和2MHz功率源都构成连接到该下部电极的第二RF电源448,而上部电极接地。控制器435可控地连接到RF源444、448、排气泵420以及气体源410。在待蚀刻层208是介电层(如二氧化硅或有机硅酸盐玻璃)时可能使用DFC系统。
[0026]图5A和5B说明了计算机系统1300,其适于实现用于本发明的实施方式的控制器435。图5A示出该计算机系统一种可能的物理形成。当然,该计算机系统可具有很多物理形式,从集成电路、印刷电路板以及小型手持设备到巨型超级计算机。计算机系统1300包括监视器1302、显示器1304、机架1306、磁盘驱动器1308、键盘1310以及鼠标1312。磁盘1314是传输数据到计算机系统1300以及由该系统传输数据的计算机可读介质。
[0027]图5B是用于计算机系统1300的框图的一个示例。连接到系统总线1320的是各种子系统。一个或多个处理器1322(也称为中央处理单元,或CPU)连接到存储设备,包括存储器1324。存储器1324包括随机访问存储器(RAM)和只读存储器(ROM)。如本领域所公知的,ROM起到单向地向该CPU传输数据和指令的作用,而RAM通常用来以双向的方式传输数据和指令。这些类型的存储都可包括下面描述的任何适合的计算机可读介质。固定磁盘1326也双向地连接到CPU 1322;其提供额外的数据存储能力,并且也可包括下面描述的任何合适的计算机可读介质。固定磁盘1326可用来存储程序、数据等等,并且是次级存储介质(如硬盘),其慢于主存。可以理解的是保留在固定磁盘1326的信息可在适当情况下以标准的方式作为虚拟存储器并入存储器1324。可移动磁盘1314可采用下面描述的任何计算机可读介质的形式。
[0028]CPU 1322还连接到各种输入/输出设备,如显示器1304、键盘1310、鼠标1312以及扬声器1330。通常,输入/输出设备可以是下面任何设备:视频显示器、轨迹球、鼠标、键盘、麦克风、触摸显示器、传感读卡器,磁或纸带阅读器、书写板、书写笔、声音或手写识别器、生物识别阅读器、或其它计算机。CPU 1322可选地连接到另一计算机或使用网络接口1340的通信网络。利用这样的网络结构,可预期在执行上述方法步骤的过程中,该CPU可接收来自该网络的信息,或向该网络输出信息。此外,本发明的方法实施方式可单独在CPU 1322上执行,或者可在网络(如Internet)上与远程CPU一起执行,该远程CPU共享该处理的一部分。
[0029]另外,本发明的实施方式进一步涉及具有计算机可读介质的计算机存储产品,该计算机可读介质具有在其上的计算机可读代码,用于执行各种实现的操作。该介质和计算机代码可以是位本发明的目的专门设计和构成的,或者它们可以是对于计算机软件领域的技术人员来说公知的或者可以得到的类型。计算机可读介质的示例包括,但不限于:磁介质,如硬盘,软盘以及磁带;光介质,如CD-ROM和全息设备;磁光介质,如光软盘;以及特别配置以存储和执行程序代码的硬件设备,如专用集成电路(ASIC)、可编程逻辑设备(PLD)以及ROM和RAM设备。计算机代码的示例包括如由编译器产生的机器代码,以及包含高级代码的文件,该高级代码可由计算机使用解释器来执行。计算机可读介质还可包括由嵌入载波中的计算机数据信号传输并代表由处理器执行的一系列指令的计算代码。
[0030]在蚀刻室中,侧壁层形成在光刻胶特征的侧壁上(步骤108)。一种用于共形层的沉积的示例制法(步骤304),沉积气体源412提供150sccm CH3F、75sccm N2以及100sccm Ar的流。压力设为80mTorr。基片的温度维持在20℃。第二RF源448提供27MHz频率的400瓦特功率以及2MHz频率的0瓦特功率。
[0031]图6A是在沉积的共形层620下、在图案化光刻胶层612下、在ARC层610下、在蚀刻层608下的基片604横截面示意图。在这个示例中,共形层620覆盖光刻胶层612的侧壁和顶部以及覆盖在光刻胶特征614底部的ARC 610。在其它实施方式,共形层可以不沉积在光刻胶特征底部的ARC上。优选地,该沉积的共形层在单层到20nm厚之间。更优选地,该沉积的共形层在单层到7nm厚之间。最优选地,该沉积的共形层在单层到2nm厚之间。
[0032]优选地,沉积该共形层包括原子层沉积、化学气相沉积、溅射沉积、等离子沉积以及等离子增强化学气相沉积中的至少一种。更优选地,沉积该共形层包括化学气相沉积、溅射沉积,等离子沉积以及增强化学气相沉积中的至少一种。优选地,该基片温度保持在-80℃到120℃之间。通常,120℃是光刻胶的玻璃相变温度。优选地将该基片温度保持为低于该光刻胶的玻璃相变温度。更优选地,该基片温度保持在-10℃和50℃。最优选地,该基片温度保持在20℃。优选地,该偏置电位小于120伏特。更优选地,该偏置电位小于100伏特。最优选地,该偏置电位在20到80伏特之间。
[0033]优选地,该沉积层包括聚合物、TEOS、SiO2、Si3N2、SiC、Si、Al2O3、AlN、Cu、HfO2、Mo、Ta、TaN、TaO2、Ti、TiN、TiO2、TiSiN以及W中的至少一种。聚合物为碳氢化合物基材料,如氟代烃材料。
[0034]在该回蚀过程中(步骤308),提供包含卤素(即,氟、溴、氯)的气体,如100sccm CF4。在这个示例中,CF4是在该回蚀过程中提供的唯一气体。向该室提供20mTorr的压力。第二RF源448提供27MHz频率的600瓦特功率以及2MHz频率的0瓦特功率。
[0035]图6B是在图案化光刻胶层612下、在ARC层610下、在蚀刻层608下的基片604在共形层已回蚀以从沉积的共形层形成侧壁624后的横截面示意图。在这个示例中,去除共形层覆盖光刻胶层612顶部以及覆盖光刻胶特征614底部的ARC的部分,而仅留下在该光刻胶特征侧壁上的层。在其它实施方式中,可保留共形层覆盖该光刻胶顶部的部分,从而仅在该光刻胶特征底部覆盖该ARC的层由该回蚀去除。但是,在此实施方式中,去除覆盖该光刻胶顶部的某些共形层。在此实施方式中,保留在该光刻胶层顶部上的共形层可用作蚀刻硬掩模。
[0036]在这个示例,使用至少两个循环来执行形成该侧壁的循环(步骤108),包括沉积该共形层(步骤304)和回蚀(步骤308)的步骤。更优选地,形成该侧壁执行3到50个循环。最优选地,形成该侧壁执行3到10个循环。优选的该完成的侧壁层薄并且抗蚀刻,如小于100nm厚。更优选地,该完成的侧壁层在单层到50nm厚之间。最优选地,该完成的侧壁层在单层到2nm厚之间。
[0037]在其它实施方式中,蚀刻循环可进一步包括额外的沉积和/或回蚀步骤。
[0038]突破蚀刻制法的一个示例可用来去除在该光刻胶特征底部上的任何剩余的沉积层。该突破使用的制法可类似于用于回蚀的制法。
[0039]待蚀刻层的一个示例可以是传统的蚀刻层,如SiN、SiC、氧化物或低-k电介质。传统的蚀刻制法可用来蚀刻该待蚀刻层。
[0040]为剥除光刻胶和侧壁层(步骤120),可使用氧气灰化处理。
[0041]经多个循环形成侧壁层提供改进的侧壁层形貌。通过上述方法提供该侧壁层,已发现可意想不到地减小线条边缘的粗糙度。另外,该侧壁层提供改进的选择性控制。相信形成没有顶部或底部层的侧壁层可减小线条边缘的粗糙度。
[0042]在本发明的优选实施方式中,该沉积层的沉积、回蚀、突破蚀刻以及穿过侧壁层蚀刻该层可在同一蚀刻室中原地完成,如图所示。
[0043]尽管本发明根据多个优选实施方式进行了描述,但仍存在落入本发明范围内的变型、置换和各种替代的等同方式。还应当注意的是,有许多替代的方式可实现本发明的方法和装置。因此,后附权利要求应解释为包括落入本发明主旨和范围内的所有这些改变、置换以及各种替的代等同方式。

Claims (14)

1.一种用于在层中形成具有减小的线条边缘粗化的特征的方法,
其包括:
在该层上形成光刻胶层;
图案化该光刻胶层,以形成具有光刻胶侧壁的光刻胶特征;
在该光刻胶特征侧壁上形成厚度小于100nm的侧壁层,其包括执行多个循环,其中每个循环包括在该光刻胶层上沉积层,其中该沉积层的厚度在单层到20nm之间;
穿过该光刻胶特征将特征蚀刻入该层;以及
剥除该光刻胶层和侧壁层。
2.根据权利要求1所述的方法,其中形成该侧壁层的每个循环进一步包括回蚀该沉积层,以去除该沉积层在该光刻胶特征底部上形成的部分,而留下侧壁层。
3.根据权利要求1-2中任一项所述的方法,其中在该光刻胶层上沉积该层,包括执行原子层沉积、化学气相沉积、溅射沉积、等离子沉积以及等离子增强化学气相沉积中的至少一种,并利用小于120伏特的偏置电位。
4.根据权利要求1-3中任一项所述的方法,进一步包括在该光刻胶层上沉积该层过程中,加热该基片到-80℃至120℃之间的温度。
5.根据权利要求1-4中任一项所述的方法,其中在该侧壁上沉积该侧壁层执行3到10个循环。
6.根据权利要求1-5中任一项所述的方法,在该光刻胶层上沉积该层包括沉积聚合物、TEOS、SiO2、Si3N2、SiC、Si、Al2O3、AlN、Cu、HfO2、Mo、Ta、TaN、TaO2、Ti、TiN、TiO2、TiSiN和W中的至少一种所构成的层。
7.根据权利要求1-6中任一项所述的方法,进一步包括执行突破蚀刻,以蚀刻穿过任何剩余的沉积层。
8.根据权利要求2-7中任一项所述的方法,其中在该光刻胶层上沉积该层、该回蚀、该突破以及蚀刻特征在单一等离子室内原地完成。
9.根据权利要求2-8中任一项所述的方法,其中该回蚀进一步去除该沉积层在该光刻胶层的顶部上的部分。
一种由根据权利要求1-9中任一项所述的方法形成的半导体器件。
一种用于在蚀刻层中形成具有减小的线条边缘粗化的特征的方法,包括:
形成图案化光刻胶层以覆盖该蚀刻层,从而形成具有光刻胶侧壁的光刻胶特征;
在该光刻胶特征侧壁上形成厚度小于100nm的侧壁层,其包括执行多个循环,其中每个循环包括:
在该光刻胶层上沉积层,其中该沉积层的厚度在单层到20nm之间;以及
回蚀该沉积层,以去除该沉积层形成在该光刻胶特征底部上的部分,而留下侧壁层;
穿过该光刻胶特征将特征蚀刻入该蚀刻层;以及
剥除该光刻胶层和侧壁层,其中在该光刻胶层上沉积该层、该回蚀、该蚀刻特征以及剥除在单一等离子室内原地完成。
10.根据权利要求11所述的方法,其中在该光刻胶层上沉积该层,包括执行原子层沉积、化学气相沉积、溅射沉积、等离子沉积以及等离子增强化学气相沉积中的至少一种,并利用小于120伏特的偏置电位。
11.根据权利要求11-12中任一项所述的方法,进一步包括在该光刻胶层上沉积该层过程中,加热该基片至80℃到120℃之间的温度。
12.根据权利要求11-13中任一项所述的方法,其中在该侧壁上沉积该侧壁层执行3到10个循环。
13.根据权利要求11-14中任一项所述的方法,其中在该光刻胶层上沉积该层包括沉积聚合物、TEOS、SiO2、Si3N2、SiC、Si、Al2O3、AlN、Cu、HfO2、Mo、Ta、TaN、TaO2、Ti、TiN、TiO2、TiSiN以及W中的至少一种组成的层。
14.一种由根据权利要求11-15中任一项所述的方法形成的半导体器件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871956A (zh) * 2012-12-10 2014-06-18 中微半导体设备(上海)有限公司 一种深孔硅刻蚀方法
CN104465386A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN105719965A (zh) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 二氧化硅基片的刻蚀方法和刻蚀设备
CN107527797A (zh) * 2017-08-16 2017-12-29 江苏鲁汶仪器有限公司 一种改善光刻胶线条边缘粗糙度的方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
JP5108489B2 (ja) * 2007-01-16 2012-12-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
JP5254351B2 (ja) * 2007-11-08 2013-08-07 ラム リサーチ コーポレーション 酸化物スペーサを使用したピッチ低減
WO2009085694A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Protective layer for implant photoresist
CN102007570B (zh) * 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
US8753804B2 (en) 2008-03-11 2014-06-17 Lam Research Corporation Line width roughness improvement with noble gas plasma
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
CN102308366B (zh) * 2009-02-06 2015-08-12 Lg化学株式会社 触摸屏及其制备方法
WO2010117964A2 (en) * 2009-04-09 2010-10-14 Lam Research Corporation Method for low-k dielectric etch with reduced damage
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US20130078804A1 (en) * 2011-09-22 2013-03-28 Nanya Technology Corporation Method for fabricating integrated devices with reducted plasma damage
US20140162194A1 (en) * 2012-05-25 2014-06-12 Applied Materials, Inc. Conformal sacrificial film by low temperature chemical vapor deposition technique
CN104157556B (zh) * 2013-05-15 2017-08-25 中芯国际集成电路制造(上海)有限公司 金属硬掩模开口刻蚀方法
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
CN104275171B (zh) * 2014-06-18 2016-07-20 河海大学 一种二氧化硅纳米层包覆的γ-氧化铝粉体材料的制备方法
JP6239466B2 (ja) * 2014-08-15 2017-11-29 東京エレクトロン株式会社 半導体装置の製造方法
CN106158595B (zh) * 2015-04-20 2019-03-12 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9543203B1 (en) 2015-07-02 2017-01-10 United Microelectronics Corp. Method of fabricating a semiconductor structure with a self-aligned contact
KR20170016107A (ko) 2015-08-03 2017-02-13 삼성전자주식회사 반도체 장치 제조 방법
US20180323078A1 (en) * 2015-12-24 2018-11-08 Intel Corporation Pitch division using directed self-assembly
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering
US20190378725A1 (en) * 2018-06-08 2019-12-12 Lam Research Corporation Method for transferring a pattern from an organic mask
JP7357528B2 (ja) * 2019-12-06 2023-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング装置
WO2024024919A1 (ja) * 2022-07-29 2024-02-01 東京エレクトロン株式会社 基板処理方法及び基板処理システム
CN117936376B (zh) * 2024-03-25 2024-06-07 上海谙邦半导体设备有限公司 一种碳化硅沟槽的刻蚀方法及碳化硅半导体器件

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5378170A (en) 1976-12-22 1978-07-11 Toshiba Corp Continuous processor for gas plasma etching
US4871630A (en) 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5273609A (en) 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5296410A (en) 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
JPH06216084A (ja) * 1992-12-17 1994-08-05 Samsung Electron Co Ltd 半導体装置のパターン分離方法および微細パターン形成方法
JPH0997833A (ja) * 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
US5879853A (en) * 1996-01-18 1999-03-09 Kabushiki Kaisha Toshiba Top antireflective coating material and its process for DUV and VUV lithography systems
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US5907775A (en) * 1997-04-11 1999-05-25 Vanguard International Semiconductor Corporation Non-volatile memory device with high gate coupling ratio and manufacturing process therefor
SE512813C2 (sv) * 1997-05-23 2000-05-15 Ericsson Telefon Ab L M Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6218288B1 (en) * 1998-05-11 2001-04-17 Micron Technology, Inc. Multiple step methods for forming conformal layers
US6100014A (en) * 1998-11-24 2000-08-08 United Microelectronics Corp. Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers
JP2001015587A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法
US6368974B1 (en) 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
JP2002110654A (ja) * 2000-10-04 2002-04-12 Sony Corp 半導体装置の製造方法
US6905800B1 (en) * 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6656282B2 (en) 2001-10-11 2003-12-02 Moohan Co., Ltd. Atomic layer deposition apparatus and process using remote plasma
US6750150B2 (en) 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100448714B1 (ko) 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
US7105442B2 (en) * 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20030235998A1 (en) * 2002-06-24 2003-12-25 Ming-Chung Liang Method for eliminating standing waves in a photoresist profile
US20040010769A1 (en) * 2002-07-12 2004-01-15 Macronix International Co., Ltd. Method for reducing a pitch of a procedure
KR100480610B1 (ko) * 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7090967B2 (en) * 2002-12-30 2006-08-15 Infineon Technologies Ag Pattern transfer in device fabrication
US6780708B1 (en) 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
US6829056B1 (en) * 2003-08-21 2004-12-07 Michael Barnes Monitoring dimensions of features at different locations in the processing of substrates
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP4727171B2 (ja) * 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
KR100549204B1 (ko) * 2003-10-14 2006-02-02 주식회사 리드시스템 실리콘 이방성 식각 방법
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
US6864184B1 (en) * 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
US20060032833A1 (en) * 2004-08-10 2006-02-16 Applied Materials, Inc. Encapsulation of post-etch halogenic residue
US7723235B2 (en) * 2004-09-17 2010-05-25 Renesas Technology Corp. Method for smoothing a resist pattern prior to etching a layer using the resist pattern
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
KR100810303B1 (ko) * 2005-04-28 2008-03-06 삼성전자주식회사 휴대단말기의 데이터 표시 및 전송방법
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103871956A (zh) * 2012-12-10 2014-06-18 中微半导体设备(上海)有限公司 一种深孔硅刻蚀方法
CN104465386A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN105719965A (zh) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 二氧化硅基片的刻蚀方法和刻蚀设备
CN107527797A (zh) * 2017-08-16 2017-12-29 江苏鲁汶仪器有限公司 一种改善光刻胶线条边缘粗糙度的方法
CN107527797B (zh) * 2017-08-16 2022-04-05 江苏鲁汶仪器有限公司 一种改善光刻胶线条边缘粗糙度的方法

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