JP2004193400A - 半導体装置の製造方法及びフォトマスク - Google Patents
半導体装置の製造方法及びフォトマスク Download PDFInfo
- Publication number
- JP2004193400A JP2004193400A JP2002360668A JP2002360668A JP2004193400A JP 2004193400 A JP2004193400 A JP 2004193400A JP 2002360668 A JP2002360668 A JP 2002360668A JP 2002360668 A JP2002360668 A JP 2002360668A JP 2004193400 A JP2004193400 A JP 2004193400A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- pattern
- film
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 128
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 167
- 239000000758 substrate Substances 0.000 claims abstract description 109
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 38
- 229920003986 novolac Polymers 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 239000005368 silicate glass Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000033558 biomineral tissue development Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- -1 silicate compound Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
【課題】半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成しても露光による細りの生じないグローバル寸法制御性の優れ、且つ半導体基板表面に不均等なピッチでパターンを形成しても露光による細りの生じないローカル寸法制御性の優れた半導体装置の製造方法を提供する。
【解決手段】ウェーハ（半導体基板１）全面に塗布された第１のフォトレジスト７にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト（第２のフォトレジスト）８を被覆して、メモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図る。フォトレジスト７に形成された均等なパターンの内、トレンチを形成しない不要な部分をカバーレジスト８又は８′で被覆して通常の不均等なピッチのディープトレンチパターンを形成する。ローカル寸法制御性の改善を図ることができる。
【選択図】 図１
【解決手段】ウェーハ（半導体基板１）全面に塗布された第１のフォトレジスト７にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト（第２のフォトレジスト）８を被覆して、メモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図る。フォトレジスト７に形成された均等なパターンの内、トレンチを形成しない不要な部分をカバーレジスト８又は８′で被覆して通常の不均等なピッチのディープトレンチパターンを形成する。ローカル寸法制御性の改善を図ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくに半導体基板にキャパシタなどが形成される深いトレンチ（ＤＴ：Deep Trench ）などのを形成するフォトリソグラフィ技術に関するものである。
【０００２】
【従来の技術】
現在、半導体装置のプロセス技術においては、ディープサブミクロン世代に移っている。これにしたがって、例えば、ＤＲＡＭのようなキャパシタを形成するディープトレンチ（ＤＴ：Deep Trench ）も当然縮小されるようになってくる。
ディープトレンチの形成は、次の通りである。まず、半導体基板上に複数の積層膜を堆積させ、その上にフォトレジストを塗布し、このフォトレジストにフォトマスクを介して光を照射させ（露光）、その後、これを現像してフォトレジストにトレンチ形状のパターンを形成する。そして、パターニングされたフォトレジストをマスクにして積層膜を介して半導体基板をエッチングして半導体基板主面に所定ピッチのディープトレンチを形成する。ところが、半導体基板に形成されたディープトレンチなどの縮小化傾向は、光近接効果によって生じる微小な細りを無視することができなくなるような事態を招いている。ここで、リソグラフィ技術は、転写プロセスにおけるパターン形成をいう。
【０００３】
光近接効果とは、例えば、ディープトレンチの開口幅の仕上り値がこのディープトレンチと近接するディープトレンチまでの距離によって変動する現象である。つまり、このようなパターンを描画・露光するにあたって、荷電ビーム露光装置や光学縮小投影露光装置（ステッパ）を用いるが、半導体装置内のパターンの微細化と高密度化にともない、対象とする部分に近接する物体の影響によって光が歪められてパターンの寸法精度が低下する現象である。
図１０は、半導体基板にキャパシタ用ディープトレンチＤＴを形成するためのフォトレジストを塗布し、露光する工程を説明する断面図及び半導体基板表面を示す平面図である。この平面図のＡ−Ａ′線に沿う部分がこの断面図に示されている。ディープトレンチが形成されるシリコンなどの半導体基板１０１上には、まず、シリコン酸化膜（ＤＴ Ｐａｄ−Ｏｘ）１０２が形成される。その上にシリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）１０３が形成される。シリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）１０３は、素子分離領域であるＳＴＩ(Shallow Trench Isolation)を形成する際のＣＭＰ(Chemical Mechanical Polishing) のストッパー層として用いられる。シリコン窒化膜は、ストレスが大きい膜なので、直接は半導体基板上に形成されず、シリコン酸化膜１０２を介在させている。
【０００４】
シリコン窒化膜１０３の上にはディープトレンチをエッチングする直接のマスクであるＢＰＳ膜とＴＥＯＳ膜の積層膜からなるシリコン酸化膜（ＤＴ Ｐａｄ−ＢＳＧ(Boron Silicate Glass)＋ＴＥＯＳ）１０４がＣＶＤ(Chemical Vapor Deposition) などにより形成される。シリコン酸化膜１０４の厚さは、この後行われるＲＩＥ(Reactive Ion Etching)のエッチング速度や形成されるディープトレンチの深さに依存する。シリコン酸化膜１０４の上にはこのシリコン酸化膜１０４をエッチングする際のマスクとなるノボラック(Novolak) 層１０５が塗布形成される。さらに、ノボラック層１０５の上にはＳＯＧ膜１０６を介してフォトレジスト( Resist) １０７が塗布形成される。
【０００５】
フォトレジスト１０７にフォトマスク（図示せず）を介して紫外線（ＤＵＶ：Deep Ultra Violet ）（波長２４８ｎｍ）を照射して露光し、その後これを現像して複数のトレンチが形成された所定パターンを得る。次に、所定パターンにパターニングされたフォトレジスト１０７をマスクにして、ＳＯＧ膜１０６及びノボラック層１０５をＲＩＥなどの異方性エッチングによりエッチング処理を行う。ノボラック層１０５及びＳＯＧ膜１０６にはフォトレジストと同じ形状のパターンがパターニングされる。次に、パターニングされたノボラック層１０５をマスクにしてシリコン酸化膜１０４、シリコン窒化膜１０３及びシリコン酸化膜１０２を順次ＲＩＥによりエッチングして、これらの積層膜に前記所定パターンと同じパターン形状にパターニングする。
次に、パターニングされたシリコン酸化膜１０４をマスクにしてディープトレンチ（図示しない）を半導体基板１０１の表面領域に掘る（図示しない）。深さは、半導体基板表面から８μｍ〜１０μｍ、例えば、９．４μｍである。また、ディープトレンチの孔径は、約０．１３μｍである。
【０００６】
次に、素子分離領域（ＳＴＩ）を形成する。この素子分離領域は、次のようにＡＡ工程と呼ばれている工程により形成される。ディープトレンチ（ＤＴ）１２が形成され、シリコン酸化膜（ＤＴ Ｐａｄ Ｏｘ）及びシリコン窒化膜（ＤＴＰａｄ ＳｉＮ）が積層された半導体基板１０１表面にＢＳＧ／ＴＥＯＳ膜を積層してから、Ｎｏｖｏｌａｋ／ＳＯＧ膜を塗布し、この膜の上にＳＴＩ形状のパターン（ＡＡパターン）を描画したフォトレジストを形成する。そして、このフォトレジストをマスクにしてＳＯＧ／Ｎｏｖｏｌａｋ膜をＲＩＥでエッチングする（図１３（ａ））。その後、このＮｏｖｏｌａｋ膜をマスクにしてＴＥＯＳ／ＢＳＧ膜をＲＩＥでエッチングし（図１３（ｂ））、次に、シリコン半導体基板１０１をＲＩＥでエッチングする（図１３（ｃ））。次に、そこにＨＤＰによりシリコン酸化膜を埋め込む（図１４（ａ））。そして、ＤＴ Ｐａｄ ＳｉＮ膜が出てくるまでＣＭＰ処理を行う（図１４（ｂ））。次に、ウエットエッチング法により、ＤＴ Ｐａｄ ＳｉＮ膜を剥離して、ＳＴＩを半導体基板１０１に埋め込む工程を終了する（図１４（ｃ））。
【０００７】
図１０（ｂ）に示すように、パターニングされたフォトレジスト１０７は、複数対のトレンチが一定の間隔で配列されている。即ち、半導体基板１０１に形成されるディープトレンチは、半導体基板表面に全面配列されているのではなく、複数対のトレンチ孔が配列され、隣接する対の間にはトレンチが形成されていないマージン部分が存在するように不均等ピッチで配列されている。
このような半導体基板に形成されるディープトレンチは、フォトレジストに形成されたトレンチ孔の配列パターンと同じ構成である。しかしながら、ＤＲＡＭのメモリセル部などに形成されるディープトレンチは、半導体基板全面に均一に配列されているのではなく、前述のように、不均等なピッチで配列されている。
したがって、近接するディープトレンチのないトレンチは、露光時の近接効果の作用によって実際より細るように形成されてしまう。
【０００８】
図１１は、従来の露光技術によるフォトレジストに形成されたディープトレンチパターンに与える影響について説明したものであり、フォトレジストが形成されたウェーハの平面図（図１１（ａ））、ウェーハの所定位置にあるチップの平面図（図１１（ｂ））、このチップのメモリセルアレイ中央部分のパターン（Ａ）を示す平面図（図１１（ｃ））及び周端部分のパターン（Ｂ）を示す平面図（図１１（ｄ））である。図１２は、図１０の平面図に示された半導体基板表面に形成されたフォトレジストのＣ領域の状態を示す平面図である。
従来は、メモリセルアレイ部だけに不均等ピッチのディープトレンチパターンを描画していた。メモリセルアレイ周端部分は、中央部分のディープトレンチと違い、外周にはパターンがないので、中央部分と同じ描画条件では予め定められたターゲット寸法よりも細く出来上がってしまう（図１１（ｄ）参照）。
従来からこのような細りを無くす対策としてメモリセルアレイ周端部分の周りにはダミーパターンが描かれている（特許文献１参照）。
【０００９】
【特許文献１】特開平８−２７９６００号公報（図１、段落００１４、００１５）
【００１０】
【発明が解決しようとする課題】
このような細りを無くす対策としてメモリセルアレイ周端部分の周りにダミーパターンを描く方法は、現状で用いているダミーパターンの本数ではこの周端部分の寸法細りの問題を解決できていない。ダミーパターンの本数増加はチップサイズ拡大につながる為、なるべく減らしたいのが実情である。結果としてメモリセルアレイ中央部分と周端部分で寸法差が生じる。したがって、その都度下層膜構成・描画装置（ステッパ）に応じ、マスク寸法を特定箇所で微調整するなど寸法の合わせ込みなど諸対応が必要となる。
また、メモリセルアレイ部のディープトレンチは、不均等なピッチに描画される（図１２参照）。対をなすトレンチの左右にはパターンが無いため露光装置のレンズの３次収差の影響でトレンチ外側の寸法制御が困難になり左右差が生じる。したがって、これもローカル寸法バラツキの原因となっている。図１２（ａ）に示されるフォトレジストのＣ領域の中央にあるトレンチの対は、隣接部分にマージン部分が存在するので、近接効果の影響により一方に偏って細っている（図１２（ｂ））。即ち、メモリセルアレイ部の中央部分であってもマスク寸法を特定箇所で微調整するなど対応が必要なローカル寸法バラツキが存在していた。
【００１１】
本発明は、この様な事情により成されたものであり、半導体基板表面に第３のフォトレジストのパターンに対応し、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成しても露光による細りの生じないグローバル寸法制御性の優れた半導体装置の製造方法を提供する。また、半導体基板表面に不均等なピッチでパターンを形成しても露光による細りの生じないパターンを有するローカル寸法制御性の優れた半導体装置の製造方法を提供する。さらに、このようなパターンを半導体基板に形成するために必要なフォトマスクを提供する。
【００１２】
【課題を解決するための手段】
本発明は、ウェーハ全面に塗布されたフォトレジスト（第１のフォトレジスト）にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト（第２のフォトレジスト）を被覆して、例えば、ウェーハのメモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図り、あるいは、フォトレジストに形成された均等なパターンの内、トレンチを形成しない不要な部分をカバーレジストで被覆して通常の不均等なピッチのディープトレンチを形成することによりローカル寸法制御性の改善を図ることを特徴としている。本発明では第１のフォトレジストと第２のフォトレジストとを組み合わせて新しいフォトレジスト（第３のフォトレジスト）が形成され、新しいフォトレジストにより半導体基板上に所期の目的のパターンが形成される。
また、第１のフォトレジストを露光する際に用いられる第１のフォトマスクは、ディープトレンチなどのパターンを半導体基板に均等に描画するものであるから、それに対応した均等なピッチのパターンを備えている。
【００１３】
すなわち、本発明の半導体装置の製造方法は、半導体基板上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、前記第２のフォトレジストを前記均等なピッチのパターンを有する第１のフォトレジストの上に形成する工程と、前記第２のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第１のフォトレジスト表面の所定の領域を被覆し、前記第１及び第２のフォトレジストから構成された第３のフォトレジストを形成する工程と、前記第３のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第３のフォトレジストのパターンに対応し、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成する工程とを具備したことを特徴としている。
【００１４】
また、本発明の半導体装置の製造方法は、半導体基板上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、前記第２のフォトレジストを前記均等なピッチのパターンを有する第１のフォトレジストの上に形成する工程と、前記第２のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第１のフォトレジスト表面の所定の領域を被覆し、前記第１及び第２のフォトレジストから構成され、不均等なピッチのパターンを有する第３のフォトレジストを形成する工程と、前記第３のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第３のフォトレジストのパターンに対応したパターンを形成する工程とを具備したことを特徴としている。前記半導体基板表面に形成されたパターンは、複数のトレンチからなるようにしても良い。前記複数のトレンチにはそれぞれキャパシタが形成されるようにしても良い。前記キャパシタは、これに接続されたＭＯＳトランジスタとともにメモリセルを構成するようにしても良い。
【００１５】
前記メモリセルは、少なくとも１つのメモリセルアレイを構成してもよい。前記第２のフォトレジストは、前記メモリセルアレイが形成される領域の周辺に被覆されているようにしても良い。前記第２のフォトレジストは、前記第１のフォトレジストの均等なピッチのパターンの内、実際にはトレンチが形成されない領域を被覆するようにしても良い。前記複数のトレンチが形成された後、前記半導体基板表面には素子分離用トレンチを形成する工程をさらに備えるようにしても良い。前記複数のトレンチの前記半導体基板表面からの深さは、前記素子分離領域用トレンチの前記半導体基板表面からの深さより深いようにしても良い。
【００１６】
また、本発明の半導体装置の製造方法は、半導体基板上にシリコン酸化膜、シリコン窒化膜、ＢＳＧ膜とＴＥＯＳ膜との積層膜、ノボラック膜及びＳＯＧ膜を順次積層させる工程と、前記ＳＯＧ膜上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストを露光し、現像して前記ＳＯＧ膜全面に均等なパターンを形成する工程と、前記第２のフォトレジストを前記均等なパターンを有する第１のフォトレジストの上に形成する工程と、前記第２のフォトレジストを露光し、現像して前記均等なパターンを有する第１のフォトレジスト表面の所定の領域を被覆して、前記第１及び第２のフォトレジストから構成された第３のフォトレジストを形成する工程と、前記第３のフォトレジストをマスクにして、前記ＳＯＧ膜及びノボラック膜をエッチングして、前記ＳＯＧ膜及び前記ノボラック膜に前記第３のフォトレジストのパターンに対応したパターンを形成する工程と、前記パターニングされたＳＯＧ膜及びノボラック膜をマスクにして、前記積層膜、シリコン窒化膜及びシリコン酸化膜をエッチングして、これら積層膜、シリコン窒化膜及びシリコン酸化膜に前記ＳＯＧ膜及びノボラック膜に対応したパターンを形成する工程と、前記パターニングされた積層膜、シリコン窒化膜及びシリコン酸化膜をマスクにして、前記半導体基板をエッチングして、この半導体基板にこれら積層膜、シリコン窒化膜及びシリコン酸化膜のパターンに対応した複数のトレンチを形成する工程とを具備したことを特徴としている。
【００１７】
前記トレンチの前記半導体基板表面からの深さは、８〜１０μｍであっても良く、前記トレンチの径が０．１３μｍであってもよい。
本発明のフォトマスクは、上記半導体装置の製造方法のいずれかに用いられ、前記第１のフォトレジストを露光する際に用いられる均等なピッチのパターンを有することを特徴としている。
【００１８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
図１は、この実施例における半導体基板上のフォトレジストを説明する半導体基板の部分断面図、図２は、半導体基板上のフォトレジストを形成する工程断面図である。図１は、半導体基板にキャパシタ用ディープトレンチを形成するためのフォトレジストを塗布し、露光し、現像する工程を終えた状態を説明する断面図である。図２（ｃ）は、図１に示す半導体基板上に形成されたフォトレジストの一部を示す平面図であり、図２（ｃ）のａ−ａ′線に沿う部分の断面図が図１に相当する。ＤＲＡＭなどのキャパシタが形成されるディープトレンチが形成されるシリコンなどの半導体基板１上には、まず、ディープトレンチを形成する加工時にパッドが形成される。パッドは、シリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）３からなり、素子分離領域であるＳＴＩを形成する際のＣＭＰのストッパー層として用いられる。但し、シリコン窒化膜は、ストレスが大きい膜なので、直接は半導体基板１上に形成されず、シリコン酸化膜（ＤＴ Ｐａｄ−Ｏｘ）２を介在させている。
【００１９】
シリコン窒化膜３の上にはディープトレンチをエッチングする直接のマスクであるＢＳＧ膜とＴＥＯＳ膜の積層膜からなるシリコン酸化膜（ＤＴ Ｐａｄ−ＢＳＧ＋ＴＥＯＳ）４がＣＶＤなどにより形成される。シリコン酸化膜４の厚さは、この後行われるＲＩＥのエッチング速度や形成されるディープトレンチの深さに依存する。シリコン酸化膜４の上にはこのシリコン酸化膜４をエッチングする際のマスクとなるノボラック(Novolak) 層５が塗布形成される。
さらに、ノボラック層５の上にはＳＯＧ膜６を介してフォトレジスト（第１のフォトレジスト）７が塗布形成される。第１のフォトレジスト７にフォトマスク（図示せず）を介して紫外線（ＤＵＶ）（波長２４８ｎｍ）を照射して露光し、その後これを現像して複数のディープトレンチパターンが形成された所定パターンを得る（図２（ａ））。この所定パターンは、半導体基板全面に均等なピッチのパターンである。
【００２０】
次に、第２のフォトレジスト（カバーレジスト）８がパターニングされた第１のフォトレジスト７の上に塗布形成される。第２のフォトレジスト８にフォトマスク（図示せず）を介して紫外線（ＭＵＶ）（波長３６５ｎｍ）を照射して露光し、その後これを現像して前記第１のフォトレジストが有する所定パターンの内の所定領域を被覆するパターンを得る。第１のフォトレジストの所定パターンの内の所定領域とは、この実施例では、半導体基板１に形成されるメモリセルアレイを囲む周端部分である。この半導体基板１には、例えば、２つのメモリセルアレイが形成される（図２（ｂ））。したがって、カバーレジスト８は、半導体基板１上の４周端と中央部分に形成される。この第１のフォトレジスト７及びカバーレジスト（第２のフォトレジスト）８は、第３のフォトレジストを構成する。
第１のフォトレジストの所定パターンは、均等なピッチで配列された複数のディープトレンチパターン９、９′（トレンチ開口を表している）から構成されている（図２（ｃ））。
【００２１】
しかし、実際の半導体基板１には、メモリセルアレイの周端部分にはディープトレンチは設けられておらず、メモリセルアレイ領域にのみディープトレンチが形成される。その配列の仕方は、対のディープトレンチをほぼ等間隔に配置し、その対と対の間隔は少なくとも１対のディープトレンチの幅とほぼ同じである。
即ち、第３のフォトレジストは、図２（ｃ）に示すように、メモリセルアレイ領域にのみ対になったディープトレンチのパターン（黒色）が形成され、この黒色のディープトレンチパターン９に対応して、実際に半導体基板１にディープトレンチが形成される。したがって、第１のフォトレジストの均等なピッチで配列されたディープトレンチパターン９、９′のパターンのうち、周端部の点線で表示されるディープトレンチパターン９′は、第２のフォトレジスト（カバーレジスト）８により被覆されている。この実施例では、メモリセルアレイ周端部を被覆する場合を説明する。
【００２２】
しかし、本発明では、メモリセルアレイ領域のディープトレンチの対間にあるディープトレンチ９′も第２のフォトレジスト（図１では８′で表示している。
）で被覆すべきであるが、この実施例では説明せず、次の実施例で説明する。勿論本発明では、メモリセルアレイが均等なピッチで配列されている場合はこの第２のフォトレジスト８′は不要である。
次に、所定パターン（ディープトレンチパターン９）にパターニングされた第３のフォトレジスト７、８をマスクにして、ＳＯＧ膜６及びノボラック層５をＲＩＥなどの異方性エッチングによりエッチング処理する。ノボラック層５及びＳＯＧ膜６には第３のフォトレジストと同じ形状のパターンがパターニングされる。次に、パターニングされたノボラック層５をマスクにしてシリコン酸化膜４、シリコン窒化膜３及びシリコン酸化膜２を順次ＲＩＥによりエッチングして、これらの積層膜に前記所定パターンと同じパターンをパターニングする。
【００２３】
次に、パターニングされたシリコン酸化膜４をマスクにしてディープトレンチ（図示しない）を半導体基板１の表面領域に掘る（図示しない）。深さは、半導体基板表面から８μｍ〜１０μｍ、例えば、９．４μｍである。また、ディープトレンチの孔径は、約０．１３μｍである。
次に、素子分離領域（ＳＴＩ）を形成する。この素子分離領域は、先に説明したように、図１３及び図１４に示すプロセスにより形成される。
このように、パターニングされた第３のフォトレジストは、複数対のディープトレンチパターンが一定の間隔で配列されている。つまり、複数のディープトレンチパターンが不均等のピッチで配列されている。したがって、半導体基板１に形成されるディープトレンチは、半導体基板表面に全面配列されているのではなく、複数対のディープトレンチが配列され、隣接する対の間にはディープトレンチが形成されていないマージン部分が存在するように不均等なピッチで配列されている。
【００２４】
このような半導体基板に形成されるディープトレンチは、第３のフォトレジストに形成されたトレンチの配列パターンと同じ構成である。ＤＲＡＭのメモリセル部などに形成されるディープトレンチは、半導体基板全面に均一に配列されているのではなく、前述のように不均等なピッチで配列されている。したがって、この実施例において、近接するディープトレンチがないトレンチでも露光時の近接効果の作用によって実際より細るように形成されてしまうことはなく、露光による細りの生じないグローバル寸法制御性の優れたパターンが得られる。
次に、図３乃至図９を参照して第２の実施例を説明する。
図３は、この実施例における半導体基板上のフォトレジストを説明する半導体基板の断面図、図４は、半導体基板上のパターニングされたフォトレジストを形成する工程平面図、図５乃至図８は、フォトレジストを用いて半導体基板にトレンチを形成する工程断面図、図９は、半導体基板に設けられたディープトレンチに形成されたメモリセル用キャパシタを示す概略断面図及びこのメモリセルの回路図である。
【００２５】
図３は、半導体基板にキャパシタ用ディープトレンチを形成するためのフォトレジストを塗布し、露光し、現像する工程を終えた状態を説明する断面図である。図４は、図３に示す半導体基板上に形成されたフォトレジストを示し、図４（ｂ）のａ−ａ′線に沿う部分の断面図が図３に相当する。図３のフォトレジストから半導体基板までの積層された膜は、図１の構造と実質的に同じである。
ＤＲＡＭなどのキャパシタが形成されるディープトレンチが設けられるシリコンなどの半導体基板２１上には、まず、ディープトレンチを形成する加工時に必要なパッドが形成される。パッドは、シリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）２３からなり、素子分離領域であるＳＴＩを形成する際のＣＭＰのストッパー層として用いられる。シリコン窒化膜２３は、シリコン酸化膜（ＤＴ Ｐａｄ−Ｏｘ）２２を介在させている。シリコン窒化膜３の上にはＢＳＧ膜とＴＥＯＳ膜の積層膜からなるシリコン酸化膜（ＤＴ Ｐａｄ−ＢＳＧ＋ＴＥＯＳ）２４が形成される。シリコン酸化膜２４の上にはノボラック(Novolak) 層２５が塗布形成される。さらに、ノボラック層２５の上にはＳＯＧ(Spin-On-Glass) 膜２６を介してフォトレジスト（第１のフォトレジスト）２７が塗布形成される。
【００２６】
ここで、ＳＯＧ膜は、０．１μｍの解像度を持つ完全無機化が可能な感光性塗布ガラス材料を意味している。ＳＯＧ材料は、ケイ酸化合物を有機溶剤に溶解した溶液であり、これを塗布した後焼成することで、ケイ酸ガラス（SiO2）を主成分とした膜を形成することができる。絶縁膜や平坦化材料として一部半導体プロセスに用いられているが、形成された膜を完全にケイ酸ガラスとする、つまり炭素や窒素を含まない完全無機化状態にするためには７００〜９００℃で焼成しなければならないので用途は限定される。完全無機化しないと、リーク電流が大きい、絶縁耐圧が低いなど半導体として実用化できない。この実施例で用いられる感光性ＳＯＧ材料は、電子線や遠紫外線を照射するだけで、完全にケイ酸ガラスとすることが出来る。一方、照射されていない領域は、溶剤で除去されるので、通常のリソグラフィプロセスによってケイ酸ガラスのパターンが形成可能になる。また、焼成のみでも３５０〜４００℃の低温で完全無機化が可能である。このＳＯＧ膜の電子線に対する感度は、０．４マイクロクーロン／ｃｍ2 、遠紫外線に対するそれは１５ミリジュール／ｃｍ2 と極めて高く、また、０．１μｍの高密度パターンが解像可能であり、ギガビット級ＬＳＩに必要な高い解像度を備えている。
【００２７】
次に、図５及び図６を参照して第１及び第２のフォトレジストから第３のフォトレジストを形成する工程を説明する。第１のフォトレジスト２７上に均等なピッチのパターンを有するフォトマスク１０を配置する。この実施例で用いるフォトマスク１０のパターンは、図４（ａ）に示されるパターンと同じディープトレンチのパターン２９である（図５（ａ））。そして、第１のフォトレジスト２７にフォトマスク１０を介して紫外線（ＤＵＶ）（波長２４８ｎｍ）を照射して露光し、その後これを現像して複数のディープトレンチパターンが形成された所定パターンを得る（図５（ｂ））。
次に、第２のフォトレジスト（カバーレジスト）２８がパターニングされた第１のフォトレジスト２７の上に塗布形成される。その上に、フォトマスク１１を配置する（図６（ａ））。次に、第２のフォトレジスト２８にフォトマスク１１を介して紫外線（ＭＵＶ（波長３６５ｎｍ）又はＤＵＶ）を照射して露光し、その後、これを現像して前記第１のフォトレジスト２７が有する所定パターンの内の所定領域を被覆するパターンを得る（図６（ｂ））。
【００２８】
この実施例では、第１のフォトレジスト２７の所定パターンの内の所定領域とは、半導体基板２１に形成されるメモリセルアレイ領域の複数対のディープトレンチパターン２９の対と対の間のマージン領域（この領域には第１のフォトレジスト２７では点線で示される１対のディープトレンチのパターン２９′が形成されている（図４（ｂ）参照））である。第２のフォトレジスト（カバーレジスト）２８は、この１対のディープトレンチパターン２９′を被覆する。
実際の半導体基板２１には、メモリセルアレイの周端部分にはディープトレンチは設けられておらず、メモリセルアレイ領域にのみディープトレンチが形成される。その配列の仕方は、すでに述べたように、対のディープトレンチをほぼ等間隔に配置し、その対と対の間隔は、少なくとも１対のディープトレンチの幅とほぼ同じである。すなわち、第３のフォトレジストは、図４（ｂ）、図３に示すように、メモリセルアレイ領域に対になったディープトレンチのパターン（黒色）２９が形成され、この黒色のディープトレンチパターン２９に対応して、実際に半導体基板２１にディープトレンチが形成される。この実施例では、メモリセルアレイの周端部分については説明しないが、実際にはカバーレジストが施されている。
【００２９】
次に、図７及び図８を参照して半導体基板にディープトレンチを形成する工程について説明する。
まず、パターニングされた第３のフォトレジスト７、８をマスクにして、ＳＯＧ膜２６及びノボラック層２５をＲＩＥなどの異方性エッチングによりエッチング処理する。ノボラック層２５及びＳＯＧ膜２６には、第３のフォトレジストと同じ形状のパターンがパターニングされる（図７（ａ））。次に、パターニングされたノボラック層２５をマスクにしてシリコン酸化膜２４、シリコン窒化膜２３及びシリコン酸化膜２２を順次ＲＩＥによりエッチングして、これらの積層膜に前記所定パターンと同じ形状にパターニングする（図７（ｂ））。その後、マスクとして用いたノボラック層２５を除去する（図７（ｃ））。
次に、パターニングされたシリコン酸化膜２４等をマスクにしてディープトレンチ１２を半導体基板２１の表面領域に形成する。深さは、半導体基板表面から８μｍ〜１０μｍ、例えば、９．４μｍである。また、ディープトレンチの孔径は、約０．１３μｍである（図８（ａ））。その後、マスクとして用いたシリコン酸化膜２４を除去する（図８（ｂ））。
【００３０】
次に、素子分離領域（ＳＴＩ）を形成する。この素子分離領域は、先に説明したように図１３及び図１４のプロセスにしたがって形成される。
以上のように、パターニングされた第３のフォトレジストは、複数対のディープトレンチが一定の間隔で配列されている。つまり、複数のディープトレンチが不均等のピッチで配列されている。したがって、半導体基板２１に形成されるディープトレンチ１２も、フォトレジストのパターンと同様に半導体基板表面に全面配列されているのではなく、隣接する対の間にはディープトレンチが形成されていないマージン部分が存在するように不均等ピッチで配列されている。
この実施例において、近接するディープトレンチがないトレンチでは、従来技術とは異なり、露光時の近接効果の作用によって実際より細るように形成されてしまうことはなく、露光による細りの生じないローカル寸法制御性の優れたパターンが得られる。
【００３１】
以上、この実施例で形成されたディープトレンチには、図９に示すように、例えば、キャパシタが形成される。キャパシタは、例えば、ＤＲＡＭなどに用いるメモリセルを構成している。メモリセルは、ゲートをワード線に接続し、ソース／ドレイン領域の一方をキャパシタの一方の電極に接続されたＭＯＳトランジスタから構成され、ＭＯＳトランジスタのソース／ドレイン領域の他方は、ビット線に接続されている。ディープトレンチ１２の内壁には誘電体層となる絶縁膜が形成される。本発明に係るフォトレジストは、ディープトレンチ形成に限らず、他の半導体基板や成膜をＰＥＰ処理する半導体装置の製造方法に適用される。また、実施例ではディープトレンチをＤＲＡＭのキャパシタに利用したが、本発明は、これに限らず、他の適宜なものに適用することができる。
【００３２】
【発明の効果】
本発明は、以上のような構成により、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成しても露光による細りの生じないグローバル寸法制御性の優れ、また、半導体基板表面に不均等なピッチでパターンを形成しても露光による細りの生じないパターンが形成されるローカル寸法制御性の優れた半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体基板上のフォトレジストの構成を説明する半導体基板の部分断面図。
【図２】本発明の第１の実施例における半導体基板上のフォトレジストを形成する工程を説明する平面図。
【図３】本発明の第２の実施例における半導体基板上のフォトレジストの構成を説明する半導体基板の断面図。
【図４】本発明の第２の実施例における半導体基板上のフォトレジストを形成する工程を説明する平面図。
【図５】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図６】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図７】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図８】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図９】半導体基板に設けられたディープトレンチに形成されたメモリセル用キャパシタを示す概略断面図及びこのメモリセルの回路図。
【図１０】従来の半導体基板にキャパシタ用ディープトレンチを形成するためのフォトレジストをパターニングする工程を示す断面図及び半導体基板を示す平面図。
【図１１】従来の露光技術によるフォトレジストに形成されたディープトレンチパターンに与える影響について説明するフォトレジストパターンが形成されたウェーハの平面図、ウェーハの所定位置にあるチップの平面図、このチップのメモリセルアレイ中央部分のパターン（Ａ）を示す平面図及び周端部分のパターン（Ｂ）を示す平面図。
【図１２】図１０の平面図に示された半導体基板表面に形成されたフォトレジストのＣ領域の状態を示す平面図。
【図１３】本発明及び従来の半導体装置におけるＳＴＩを形成する工程を説明する工程断面図。
【図１４】本発明及び従来の半導体装置におけるＳＴＩを形成する工程を説明する工程断面図。
【符号の説明】
１、２１、１０１・・・半導体基板
２、２２、１０２・・・シリコン酸化膜（DT Pad-Ox ）
３、２３、１０３・・・シリコン窒化膜（T Pad-SiN ）
４、２４、１０４・・・シリコン酸化膜(DT Pad-BSG+TEOS)
５、２５、１０５・・・ノボラック層(Novolak)
６、２６、１０６・・・ＳＯＧ膜
７、２７・・・第１のフォトレジスト(Resist)
８、８′、２８・・・第２のフォトレジスト（カバーレジスト）(Cover Resist)
９、９′、２９、２９′・・・ディープトレンチパターン
１０、１１・・・フォトマスク
１２・・・ディープトレンチ
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくに半導体基板にキャパシタなどが形成される深いトレンチ（ＤＴ：Deep Trench ）などのを形成するフォトリソグラフィ技術に関するものである。
【０００２】
【従来の技術】
現在、半導体装置のプロセス技術においては、ディープサブミクロン世代に移っている。これにしたがって、例えば、ＤＲＡＭのようなキャパシタを形成するディープトレンチ（ＤＴ：Deep Trench ）も当然縮小されるようになってくる。
ディープトレンチの形成は、次の通りである。まず、半導体基板上に複数の積層膜を堆積させ、その上にフォトレジストを塗布し、このフォトレジストにフォトマスクを介して光を照射させ（露光）、その後、これを現像してフォトレジストにトレンチ形状のパターンを形成する。そして、パターニングされたフォトレジストをマスクにして積層膜を介して半導体基板をエッチングして半導体基板主面に所定ピッチのディープトレンチを形成する。ところが、半導体基板に形成されたディープトレンチなどの縮小化傾向は、光近接効果によって生じる微小な細りを無視することができなくなるような事態を招いている。ここで、リソグラフィ技術は、転写プロセスにおけるパターン形成をいう。
【０００３】
光近接効果とは、例えば、ディープトレンチの開口幅の仕上り値がこのディープトレンチと近接するディープトレンチまでの距離によって変動する現象である。つまり、このようなパターンを描画・露光するにあたって、荷電ビーム露光装置や光学縮小投影露光装置（ステッパ）を用いるが、半導体装置内のパターンの微細化と高密度化にともない、対象とする部分に近接する物体の影響によって光が歪められてパターンの寸法精度が低下する現象である。
図１０は、半導体基板にキャパシタ用ディープトレンチＤＴを形成するためのフォトレジストを塗布し、露光する工程を説明する断面図及び半導体基板表面を示す平面図である。この平面図のＡ−Ａ′線に沿う部分がこの断面図に示されている。ディープトレンチが形成されるシリコンなどの半導体基板１０１上には、まず、シリコン酸化膜（ＤＴ Ｐａｄ−Ｏｘ）１０２が形成される。その上にシリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）１０３が形成される。シリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）１０３は、素子分離領域であるＳＴＩ(Shallow Trench Isolation)を形成する際のＣＭＰ(Chemical Mechanical Polishing) のストッパー層として用いられる。シリコン窒化膜は、ストレスが大きい膜なので、直接は半導体基板上に形成されず、シリコン酸化膜１０２を介在させている。
【０００４】
シリコン窒化膜１０３の上にはディープトレンチをエッチングする直接のマスクであるＢＰＳ膜とＴＥＯＳ膜の積層膜からなるシリコン酸化膜（ＤＴ Ｐａｄ−ＢＳＧ(Boron Silicate Glass)＋ＴＥＯＳ）１０４がＣＶＤ(Chemical Vapor Deposition) などにより形成される。シリコン酸化膜１０４の厚さは、この後行われるＲＩＥ(Reactive Ion Etching)のエッチング速度や形成されるディープトレンチの深さに依存する。シリコン酸化膜１０４の上にはこのシリコン酸化膜１０４をエッチングする際のマスクとなるノボラック(Novolak) 層１０５が塗布形成される。さらに、ノボラック層１０５の上にはＳＯＧ膜１０６を介してフォトレジスト( Resist) １０７が塗布形成される。
【０００５】
フォトレジスト１０７にフォトマスク（図示せず）を介して紫外線（ＤＵＶ：Deep Ultra Violet ）（波長２４８ｎｍ）を照射して露光し、その後これを現像して複数のトレンチが形成された所定パターンを得る。次に、所定パターンにパターニングされたフォトレジスト１０７をマスクにして、ＳＯＧ膜１０６及びノボラック層１０５をＲＩＥなどの異方性エッチングによりエッチング処理を行う。ノボラック層１０５及びＳＯＧ膜１０６にはフォトレジストと同じ形状のパターンがパターニングされる。次に、パターニングされたノボラック層１０５をマスクにしてシリコン酸化膜１０４、シリコン窒化膜１０３及びシリコン酸化膜１０２を順次ＲＩＥによりエッチングして、これらの積層膜に前記所定パターンと同じパターン形状にパターニングする。
次に、パターニングされたシリコン酸化膜１０４をマスクにしてディープトレンチ（図示しない）を半導体基板１０１の表面領域に掘る（図示しない）。深さは、半導体基板表面から８μｍ〜１０μｍ、例えば、９．４μｍである。また、ディープトレンチの孔径は、約０．１３μｍである。
【０００６】
次に、素子分離領域（ＳＴＩ）を形成する。この素子分離領域は、次のようにＡＡ工程と呼ばれている工程により形成される。ディープトレンチ（ＤＴ）１２が形成され、シリコン酸化膜（ＤＴ Ｐａｄ Ｏｘ）及びシリコン窒化膜（ＤＴＰａｄ ＳｉＮ）が積層された半導体基板１０１表面にＢＳＧ／ＴＥＯＳ膜を積層してから、Ｎｏｖｏｌａｋ／ＳＯＧ膜を塗布し、この膜の上にＳＴＩ形状のパターン（ＡＡパターン）を描画したフォトレジストを形成する。そして、このフォトレジストをマスクにしてＳＯＧ／Ｎｏｖｏｌａｋ膜をＲＩＥでエッチングする（図１３（ａ））。その後、このＮｏｖｏｌａｋ膜をマスクにしてＴＥＯＳ／ＢＳＧ膜をＲＩＥでエッチングし（図１３（ｂ））、次に、シリコン半導体基板１０１をＲＩＥでエッチングする（図１３（ｃ））。次に、そこにＨＤＰによりシリコン酸化膜を埋め込む（図１４（ａ））。そして、ＤＴ Ｐａｄ ＳｉＮ膜が出てくるまでＣＭＰ処理を行う（図１４（ｂ））。次に、ウエットエッチング法により、ＤＴ Ｐａｄ ＳｉＮ膜を剥離して、ＳＴＩを半導体基板１０１に埋め込む工程を終了する（図１４（ｃ））。
【０００７】
図１０（ｂ）に示すように、パターニングされたフォトレジスト１０７は、複数対のトレンチが一定の間隔で配列されている。即ち、半導体基板１０１に形成されるディープトレンチは、半導体基板表面に全面配列されているのではなく、複数対のトレンチ孔が配列され、隣接する対の間にはトレンチが形成されていないマージン部分が存在するように不均等ピッチで配列されている。
このような半導体基板に形成されるディープトレンチは、フォトレジストに形成されたトレンチ孔の配列パターンと同じ構成である。しかしながら、ＤＲＡＭのメモリセル部などに形成されるディープトレンチは、半導体基板全面に均一に配列されているのではなく、前述のように、不均等なピッチで配列されている。
したがって、近接するディープトレンチのないトレンチは、露光時の近接効果の作用によって実際より細るように形成されてしまう。
【０００８】
図１１は、従来の露光技術によるフォトレジストに形成されたディープトレンチパターンに与える影響について説明したものであり、フォトレジストが形成されたウェーハの平面図（図１１（ａ））、ウェーハの所定位置にあるチップの平面図（図１１（ｂ））、このチップのメモリセルアレイ中央部分のパターン（Ａ）を示す平面図（図１１（ｃ））及び周端部分のパターン（Ｂ）を示す平面図（図１１（ｄ））である。図１２は、図１０の平面図に示された半導体基板表面に形成されたフォトレジストのＣ領域の状態を示す平面図である。
従来は、メモリセルアレイ部だけに不均等ピッチのディープトレンチパターンを描画していた。メモリセルアレイ周端部分は、中央部分のディープトレンチと違い、外周にはパターンがないので、中央部分と同じ描画条件では予め定められたターゲット寸法よりも細く出来上がってしまう（図１１（ｄ）参照）。
従来からこのような細りを無くす対策としてメモリセルアレイ周端部分の周りにはダミーパターンが描かれている（特許文献１参照）。
【０００９】
【特許文献１】特開平８−２７９６００号公報（図１、段落００１４、００１５）
【００１０】
【発明が解決しようとする課題】
このような細りを無くす対策としてメモリセルアレイ周端部分の周りにダミーパターンを描く方法は、現状で用いているダミーパターンの本数ではこの周端部分の寸法細りの問題を解決できていない。ダミーパターンの本数増加はチップサイズ拡大につながる為、なるべく減らしたいのが実情である。結果としてメモリセルアレイ中央部分と周端部分で寸法差が生じる。したがって、その都度下層膜構成・描画装置（ステッパ）に応じ、マスク寸法を特定箇所で微調整するなど寸法の合わせ込みなど諸対応が必要となる。
また、メモリセルアレイ部のディープトレンチは、不均等なピッチに描画される（図１２参照）。対をなすトレンチの左右にはパターンが無いため露光装置のレンズの３次収差の影響でトレンチ外側の寸法制御が困難になり左右差が生じる。したがって、これもローカル寸法バラツキの原因となっている。図１２（ａ）に示されるフォトレジストのＣ領域の中央にあるトレンチの対は、隣接部分にマージン部分が存在するので、近接効果の影響により一方に偏って細っている（図１２（ｂ））。即ち、メモリセルアレイ部の中央部分であってもマスク寸法を特定箇所で微調整するなど対応が必要なローカル寸法バラツキが存在していた。
【００１１】
本発明は、この様な事情により成されたものであり、半導体基板表面に第３のフォトレジストのパターンに対応し、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成しても露光による細りの生じないグローバル寸法制御性の優れた半導体装置の製造方法を提供する。また、半導体基板表面に不均等なピッチでパターンを形成しても露光による細りの生じないパターンを有するローカル寸法制御性の優れた半導体装置の製造方法を提供する。さらに、このようなパターンを半導体基板に形成するために必要なフォトマスクを提供する。
【００１２】
【課題を解決するための手段】
本発明は、ウェーハ全面に塗布されたフォトレジスト（第１のフォトレジスト）にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト（第２のフォトレジスト）を被覆して、例えば、ウェーハのメモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図り、あるいは、フォトレジストに形成された均等なパターンの内、トレンチを形成しない不要な部分をカバーレジストで被覆して通常の不均等なピッチのディープトレンチを形成することによりローカル寸法制御性の改善を図ることを特徴としている。本発明では第１のフォトレジストと第２のフォトレジストとを組み合わせて新しいフォトレジスト（第３のフォトレジスト）が形成され、新しいフォトレジストにより半導体基板上に所期の目的のパターンが形成される。
また、第１のフォトレジストを露光する際に用いられる第１のフォトマスクは、ディープトレンチなどのパターンを半導体基板に均等に描画するものであるから、それに対応した均等なピッチのパターンを備えている。
【００１３】
すなわち、本発明の半導体装置の製造方法は、半導体基板上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、前記第２のフォトレジストを前記均等なピッチのパターンを有する第１のフォトレジストの上に形成する工程と、前記第２のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第１のフォトレジスト表面の所定の領域を被覆し、前記第１及び第２のフォトレジストから構成された第３のフォトレジストを形成する工程と、前記第３のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第３のフォトレジストのパターンに対応し、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成する工程とを具備したことを特徴としている。
【００１４】
また、本発明の半導体装置の製造方法は、半導体基板上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、前記第２のフォトレジストを前記均等なピッチのパターンを有する第１のフォトレジストの上に形成する工程と、前記第２のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第１のフォトレジスト表面の所定の領域を被覆し、前記第１及び第２のフォトレジストから構成され、不均等なピッチのパターンを有する第３のフォトレジストを形成する工程と、前記第３のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第３のフォトレジストのパターンに対応したパターンを形成する工程とを具備したことを特徴としている。前記半導体基板表面に形成されたパターンは、複数のトレンチからなるようにしても良い。前記複数のトレンチにはそれぞれキャパシタが形成されるようにしても良い。前記キャパシタは、これに接続されたＭＯＳトランジスタとともにメモリセルを構成するようにしても良い。
【００１５】
前記メモリセルは、少なくとも１つのメモリセルアレイを構成してもよい。前記第２のフォトレジストは、前記メモリセルアレイが形成される領域の周辺に被覆されているようにしても良い。前記第２のフォトレジストは、前記第１のフォトレジストの均等なピッチのパターンの内、実際にはトレンチが形成されない領域を被覆するようにしても良い。前記複数のトレンチが形成された後、前記半導体基板表面には素子分離用トレンチを形成する工程をさらに備えるようにしても良い。前記複数のトレンチの前記半導体基板表面からの深さは、前記素子分離領域用トレンチの前記半導体基板表面からの深さより深いようにしても良い。
【００１６】
また、本発明の半導体装置の製造方法は、半導体基板上にシリコン酸化膜、シリコン窒化膜、ＢＳＧ膜とＴＥＯＳ膜との積層膜、ノボラック膜及びＳＯＧ膜を順次積層させる工程と、前記ＳＯＧ膜上に第１のフォトレジストを形成する工程と、前記第１のフォトレジストを露光し、現像して前記ＳＯＧ膜全面に均等なパターンを形成する工程と、前記第２のフォトレジストを前記均等なパターンを有する第１のフォトレジストの上に形成する工程と、前記第２のフォトレジストを露光し、現像して前記均等なパターンを有する第１のフォトレジスト表面の所定の領域を被覆して、前記第１及び第２のフォトレジストから構成された第３のフォトレジストを形成する工程と、前記第３のフォトレジストをマスクにして、前記ＳＯＧ膜及びノボラック膜をエッチングして、前記ＳＯＧ膜及び前記ノボラック膜に前記第３のフォトレジストのパターンに対応したパターンを形成する工程と、前記パターニングされたＳＯＧ膜及びノボラック膜をマスクにして、前記積層膜、シリコン窒化膜及びシリコン酸化膜をエッチングして、これら積層膜、シリコン窒化膜及びシリコン酸化膜に前記ＳＯＧ膜及びノボラック膜に対応したパターンを形成する工程と、前記パターニングされた積層膜、シリコン窒化膜及びシリコン酸化膜をマスクにして、前記半導体基板をエッチングして、この半導体基板にこれら積層膜、シリコン窒化膜及びシリコン酸化膜のパターンに対応した複数のトレンチを形成する工程とを具備したことを特徴としている。
【００１７】
前記トレンチの前記半導体基板表面からの深さは、８〜１０μｍであっても良く、前記トレンチの径が０．１３μｍであってもよい。
本発明のフォトマスクは、上記半導体装置の製造方法のいずれかに用いられ、前記第１のフォトレジストを露光する際に用いられる均等なピッチのパターンを有することを特徴としている。
【００１８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
図１は、この実施例における半導体基板上のフォトレジストを説明する半導体基板の部分断面図、図２は、半導体基板上のフォトレジストを形成する工程断面図である。図１は、半導体基板にキャパシタ用ディープトレンチを形成するためのフォトレジストを塗布し、露光し、現像する工程を終えた状態を説明する断面図である。図２（ｃ）は、図１に示す半導体基板上に形成されたフォトレジストの一部を示す平面図であり、図２（ｃ）のａ−ａ′線に沿う部分の断面図が図１に相当する。ＤＲＡＭなどのキャパシタが形成されるディープトレンチが形成されるシリコンなどの半導体基板１上には、まず、ディープトレンチを形成する加工時にパッドが形成される。パッドは、シリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）３からなり、素子分離領域であるＳＴＩを形成する際のＣＭＰのストッパー層として用いられる。但し、シリコン窒化膜は、ストレスが大きい膜なので、直接は半導体基板１上に形成されず、シリコン酸化膜（ＤＴ Ｐａｄ−Ｏｘ）２を介在させている。
【００１９】
シリコン窒化膜３の上にはディープトレンチをエッチングする直接のマスクであるＢＳＧ膜とＴＥＯＳ膜の積層膜からなるシリコン酸化膜（ＤＴ Ｐａｄ−ＢＳＧ＋ＴＥＯＳ）４がＣＶＤなどにより形成される。シリコン酸化膜４の厚さは、この後行われるＲＩＥのエッチング速度や形成されるディープトレンチの深さに依存する。シリコン酸化膜４の上にはこのシリコン酸化膜４をエッチングする際のマスクとなるノボラック(Novolak) 層５が塗布形成される。
さらに、ノボラック層５の上にはＳＯＧ膜６を介してフォトレジスト（第１のフォトレジスト）７が塗布形成される。第１のフォトレジスト７にフォトマスク（図示せず）を介して紫外線（ＤＵＶ）（波長２４８ｎｍ）を照射して露光し、その後これを現像して複数のディープトレンチパターンが形成された所定パターンを得る（図２（ａ））。この所定パターンは、半導体基板全面に均等なピッチのパターンである。
【００２０】
次に、第２のフォトレジスト（カバーレジスト）８がパターニングされた第１のフォトレジスト７の上に塗布形成される。第２のフォトレジスト８にフォトマスク（図示せず）を介して紫外線（ＭＵＶ）（波長３６５ｎｍ）を照射して露光し、その後これを現像して前記第１のフォトレジストが有する所定パターンの内の所定領域を被覆するパターンを得る。第１のフォトレジストの所定パターンの内の所定領域とは、この実施例では、半導体基板１に形成されるメモリセルアレイを囲む周端部分である。この半導体基板１には、例えば、２つのメモリセルアレイが形成される（図２（ｂ））。したがって、カバーレジスト８は、半導体基板１上の４周端と中央部分に形成される。この第１のフォトレジスト７及びカバーレジスト（第２のフォトレジスト）８は、第３のフォトレジストを構成する。
第１のフォトレジストの所定パターンは、均等なピッチで配列された複数のディープトレンチパターン９、９′（トレンチ開口を表している）から構成されている（図２（ｃ））。
【００２１】
しかし、実際の半導体基板１には、メモリセルアレイの周端部分にはディープトレンチは設けられておらず、メモリセルアレイ領域にのみディープトレンチが形成される。その配列の仕方は、対のディープトレンチをほぼ等間隔に配置し、その対と対の間隔は少なくとも１対のディープトレンチの幅とほぼ同じである。
即ち、第３のフォトレジストは、図２（ｃ）に示すように、メモリセルアレイ領域にのみ対になったディープトレンチのパターン（黒色）が形成され、この黒色のディープトレンチパターン９に対応して、実際に半導体基板１にディープトレンチが形成される。したがって、第１のフォトレジストの均等なピッチで配列されたディープトレンチパターン９、９′のパターンのうち、周端部の点線で表示されるディープトレンチパターン９′は、第２のフォトレジスト（カバーレジスト）８により被覆されている。この実施例では、メモリセルアレイ周端部を被覆する場合を説明する。
【００２２】
しかし、本発明では、メモリセルアレイ領域のディープトレンチの対間にあるディープトレンチ９′も第２のフォトレジスト（図１では８′で表示している。
）で被覆すべきであるが、この実施例では説明せず、次の実施例で説明する。勿論本発明では、メモリセルアレイが均等なピッチで配列されている場合はこの第２のフォトレジスト８′は不要である。
次に、所定パターン（ディープトレンチパターン９）にパターニングされた第３のフォトレジスト７、８をマスクにして、ＳＯＧ膜６及びノボラック層５をＲＩＥなどの異方性エッチングによりエッチング処理する。ノボラック層５及びＳＯＧ膜６には第３のフォトレジストと同じ形状のパターンがパターニングされる。次に、パターニングされたノボラック層５をマスクにしてシリコン酸化膜４、シリコン窒化膜３及びシリコン酸化膜２を順次ＲＩＥによりエッチングして、これらの積層膜に前記所定パターンと同じパターンをパターニングする。
【００２３】
次に、パターニングされたシリコン酸化膜４をマスクにしてディープトレンチ（図示しない）を半導体基板１の表面領域に掘る（図示しない）。深さは、半導体基板表面から８μｍ〜１０μｍ、例えば、９．４μｍである。また、ディープトレンチの孔径は、約０．１３μｍである。
次に、素子分離領域（ＳＴＩ）を形成する。この素子分離領域は、先に説明したように、図１３及び図１４に示すプロセスにより形成される。
このように、パターニングされた第３のフォトレジストは、複数対のディープトレンチパターンが一定の間隔で配列されている。つまり、複数のディープトレンチパターンが不均等のピッチで配列されている。したがって、半導体基板１に形成されるディープトレンチは、半導体基板表面に全面配列されているのではなく、複数対のディープトレンチが配列され、隣接する対の間にはディープトレンチが形成されていないマージン部分が存在するように不均等なピッチで配列されている。
【００２４】
このような半導体基板に形成されるディープトレンチは、第３のフォトレジストに形成されたトレンチの配列パターンと同じ構成である。ＤＲＡＭのメモリセル部などに形成されるディープトレンチは、半導体基板全面に均一に配列されているのではなく、前述のように不均等なピッチで配列されている。したがって、この実施例において、近接するディープトレンチがないトレンチでも露光時の近接効果の作用によって実際より細るように形成されてしまうことはなく、露光による細りの生じないグローバル寸法制御性の優れたパターンが得られる。
次に、図３乃至図９を参照して第２の実施例を説明する。
図３は、この実施例における半導体基板上のフォトレジストを説明する半導体基板の断面図、図４は、半導体基板上のパターニングされたフォトレジストを形成する工程平面図、図５乃至図８は、フォトレジストを用いて半導体基板にトレンチを形成する工程断面図、図９は、半導体基板に設けられたディープトレンチに形成されたメモリセル用キャパシタを示す概略断面図及びこのメモリセルの回路図である。
【００２５】
図３は、半導体基板にキャパシタ用ディープトレンチを形成するためのフォトレジストを塗布し、露光し、現像する工程を終えた状態を説明する断面図である。図４は、図３に示す半導体基板上に形成されたフォトレジストを示し、図４（ｂ）のａ−ａ′線に沿う部分の断面図が図３に相当する。図３のフォトレジストから半導体基板までの積層された膜は、図１の構造と実質的に同じである。
ＤＲＡＭなどのキャパシタが形成されるディープトレンチが設けられるシリコンなどの半導体基板２１上には、まず、ディープトレンチを形成する加工時に必要なパッドが形成される。パッドは、シリコン窒化膜（ＤＴ Ｐａｄ−ＳｉＮ）２３からなり、素子分離領域であるＳＴＩを形成する際のＣＭＰのストッパー層として用いられる。シリコン窒化膜２３は、シリコン酸化膜（ＤＴ Ｐａｄ−Ｏｘ）２２を介在させている。シリコン窒化膜３の上にはＢＳＧ膜とＴＥＯＳ膜の積層膜からなるシリコン酸化膜（ＤＴ Ｐａｄ−ＢＳＧ＋ＴＥＯＳ）２４が形成される。シリコン酸化膜２４の上にはノボラック(Novolak) 層２５が塗布形成される。さらに、ノボラック層２５の上にはＳＯＧ(Spin-On-Glass) 膜２６を介してフォトレジスト（第１のフォトレジスト）２７が塗布形成される。
【００２６】
ここで、ＳＯＧ膜は、０．１μｍの解像度を持つ完全無機化が可能な感光性塗布ガラス材料を意味している。ＳＯＧ材料は、ケイ酸化合物を有機溶剤に溶解した溶液であり、これを塗布した後焼成することで、ケイ酸ガラス（SiO2）を主成分とした膜を形成することができる。絶縁膜や平坦化材料として一部半導体プロセスに用いられているが、形成された膜を完全にケイ酸ガラスとする、つまり炭素や窒素を含まない完全無機化状態にするためには７００〜９００℃で焼成しなければならないので用途は限定される。完全無機化しないと、リーク電流が大きい、絶縁耐圧が低いなど半導体として実用化できない。この実施例で用いられる感光性ＳＯＧ材料は、電子線や遠紫外線を照射するだけで、完全にケイ酸ガラスとすることが出来る。一方、照射されていない領域は、溶剤で除去されるので、通常のリソグラフィプロセスによってケイ酸ガラスのパターンが形成可能になる。また、焼成のみでも３５０〜４００℃の低温で完全無機化が可能である。このＳＯＧ膜の電子線に対する感度は、０．４マイクロクーロン／ｃｍ2 、遠紫外線に対するそれは１５ミリジュール／ｃｍ2 と極めて高く、また、０．１μｍの高密度パターンが解像可能であり、ギガビット級ＬＳＩに必要な高い解像度を備えている。
【００２７】
次に、図５及び図６を参照して第１及び第２のフォトレジストから第３のフォトレジストを形成する工程を説明する。第１のフォトレジスト２７上に均等なピッチのパターンを有するフォトマスク１０を配置する。この実施例で用いるフォトマスク１０のパターンは、図４（ａ）に示されるパターンと同じディープトレンチのパターン２９である（図５（ａ））。そして、第１のフォトレジスト２７にフォトマスク１０を介して紫外線（ＤＵＶ）（波長２４８ｎｍ）を照射して露光し、その後これを現像して複数のディープトレンチパターンが形成された所定パターンを得る（図５（ｂ））。
次に、第２のフォトレジスト（カバーレジスト）２８がパターニングされた第１のフォトレジスト２７の上に塗布形成される。その上に、フォトマスク１１を配置する（図６（ａ））。次に、第２のフォトレジスト２８にフォトマスク１１を介して紫外線（ＭＵＶ（波長３６５ｎｍ）又はＤＵＶ）を照射して露光し、その後、これを現像して前記第１のフォトレジスト２７が有する所定パターンの内の所定領域を被覆するパターンを得る（図６（ｂ））。
【００２８】
この実施例では、第１のフォトレジスト２７の所定パターンの内の所定領域とは、半導体基板２１に形成されるメモリセルアレイ領域の複数対のディープトレンチパターン２９の対と対の間のマージン領域（この領域には第１のフォトレジスト２７では点線で示される１対のディープトレンチのパターン２９′が形成されている（図４（ｂ）参照））である。第２のフォトレジスト（カバーレジスト）２８は、この１対のディープトレンチパターン２９′を被覆する。
実際の半導体基板２１には、メモリセルアレイの周端部分にはディープトレンチは設けられておらず、メモリセルアレイ領域にのみディープトレンチが形成される。その配列の仕方は、すでに述べたように、対のディープトレンチをほぼ等間隔に配置し、その対と対の間隔は、少なくとも１対のディープトレンチの幅とほぼ同じである。すなわち、第３のフォトレジストは、図４（ｂ）、図３に示すように、メモリセルアレイ領域に対になったディープトレンチのパターン（黒色）２９が形成され、この黒色のディープトレンチパターン２９に対応して、実際に半導体基板２１にディープトレンチが形成される。この実施例では、メモリセルアレイの周端部分については説明しないが、実際にはカバーレジストが施されている。
【００２９】
次に、図７及び図８を参照して半導体基板にディープトレンチを形成する工程について説明する。
まず、パターニングされた第３のフォトレジスト７、８をマスクにして、ＳＯＧ膜２６及びノボラック層２５をＲＩＥなどの異方性エッチングによりエッチング処理する。ノボラック層２５及びＳＯＧ膜２６には、第３のフォトレジストと同じ形状のパターンがパターニングされる（図７（ａ））。次に、パターニングされたノボラック層２５をマスクにしてシリコン酸化膜２４、シリコン窒化膜２３及びシリコン酸化膜２２を順次ＲＩＥによりエッチングして、これらの積層膜に前記所定パターンと同じ形状にパターニングする（図７（ｂ））。その後、マスクとして用いたノボラック層２５を除去する（図７（ｃ））。
次に、パターニングされたシリコン酸化膜２４等をマスクにしてディープトレンチ１２を半導体基板２１の表面領域に形成する。深さは、半導体基板表面から８μｍ〜１０μｍ、例えば、９．４μｍである。また、ディープトレンチの孔径は、約０．１３μｍである（図８（ａ））。その後、マスクとして用いたシリコン酸化膜２４を除去する（図８（ｂ））。
【００３０】
次に、素子分離領域（ＳＴＩ）を形成する。この素子分離領域は、先に説明したように図１３及び図１４のプロセスにしたがって形成される。
以上のように、パターニングされた第３のフォトレジストは、複数対のディープトレンチが一定の間隔で配列されている。つまり、複数のディープトレンチが不均等のピッチで配列されている。したがって、半導体基板２１に形成されるディープトレンチ１２も、フォトレジストのパターンと同様に半導体基板表面に全面配列されているのではなく、隣接する対の間にはディープトレンチが形成されていないマージン部分が存在するように不均等ピッチで配列されている。
この実施例において、近接するディープトレンチがないトレンチでは、従来技術とは異なり、露光時の近接効果の作用によって実際より細るように形成されてしまうことはなく、露光による細りの生じないローカル寸法制御性の優れたパターンが得られる。
【００３１】
以上、この実施例で形成されたディープトレンチには、図９に示すように、例えば、キャパシタが形成される。キャパシタは、例えば、ＤＲＡＭなどに用いるメモリセルを構成している。メモリセルは、ゲートをワード線に接続し、ソース／ドレイン領域の一方をキャパシタの一方の電極に接続されたＭＯＳトランジスタから構成され、ＭＯＳトランジスタのソース／ドレイン領域の他方は、ビット線に接続されている。ディープトレンチ１２の内壁には誘電体層となる絶縁膜が形成される。本発明に係るフォトレジストは、ディープトレンチ形成に限らず、他の半導体基板や成膜をＰＥＰ処理する半導体装置の製造方法に適用される。また、実施例ではディープトレンチをＤＲＡＭのキャパシタに利用したが、本発明は、これに限らず、他の適宜なものに適用することができる。
【００３２】
【発明の効果】
本発明は、以上のような構成により、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成しても露光による細りの生じないグローバル寸法制御性の優れ、また、半導体基板表面に不均等なピッチでパターンを形成しても露光による細りの生じないパターンが形成されるローカル寸法制御性の優れた半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体基板上のフォトレジストの構成を説明する半導体基板の部分断面図。
【図２】本発明の第１の実施例における半導体基板上のフォトレジストを形成する工程を説明する平面図。
【図３】本発明の第２の実施例における半導体基板上のフォトレジストの構成を説明する半導体基板の断面図。
【図４】本発明の第２の実施例における半導体基板上のフォトレジストを形成する工程を説明する平面図。
【図５】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図６】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図７】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図８】本発明の第２の実施例のおけるフォトレジストを用いて半導体基板にトレンチを形成する工程断面図。
【図９】半導体基板に設けられたディープトレンチに形成されたメモリセル用キャパシタを示す概略断面図及びこのメモリセルの回路図。
【図１０】従来の半導体基板にキャパシタ用ディープトレンチを形成するためのフォトレジストをパターニングする工程を示す断面図及び半導体基板を示す平面図。
【図１１】従来の露光技術によるフォトレジストに形成されたディープトレンチパターンに与える影響について説明するフォトレジストパターンが形成されたウェーハの平面図、ウェーハの所定位置にあるチップの平面図、このチップのメモリセルアレイ中央部分のパターン（Ａ）を示す平面図及び周端部分のパターン（Ｂ）を示す平面図。
【図１２】図１０の平面図に示された半導体基板表面に形成されたフォトレジストのＣ領域の状態を示す平面図。
【図１３】本発明及び従来の半導体装置におけるＳＴＩを形成する工程を説明する工程断面図。
【図１４】本発明及び従来の半導体装置におけるＳＴＩを形成する工程を説明する工程断面図。
【符号の説明】
１、２１、１０１・・・半導体基板
２、２２、１０２・・・シリコン酸化膜（DT Pad-Ox ）
３、２３、１０３・・・シリコン窒化膜（T Pad-SiN ）
４、２４、１０４・・・シリコン酸化膜(DT Pad-BSG+TEOS)
５、２５、１０５・・・ノボラック層(Novolak)
６、２６、１０６・・・ＳＯＧ膜
７、２７・・・第１のフォトレジスト(Resist)
８、８′、２８・・・第２のフォトレジスト（カバーレジスト）(Cover Resist)
９、９′、２９、２９′・・・ディープトレンチパターン
１０、１１・・・フォトマスク
１２・・・ディープトレンチ
Claims (12)
- 半導体基板上に第１のフォトレジストを形成する工程と、
前記第１のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、
前記第２のフォトレジストを前記均等なピッチのパターンを有する第１のフォトレジストの上に形成する工程と、
前記第２のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第１のフォトレジスト表面の所定の領域を被覆し、前記第１及び第２のフォトレジストから構成された第３のフォトレジストを形成する工程と、
前記第３のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第３のフォトレジストのパターンに対応し、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成する工程とを具備したことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１のフォトレジストを形成する工程と、
前記第１のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、
前記第２のフォトレジストを前記均等なピッチのパターンを有する第１のフォトレジストの上に形成する工程と、
前記第２のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第１のフォトレジスト表面の所定の領域を被覆し、前記第１及び第２のフォトレジストから構成され、不均等なピッチのパターンを有する第３のフォトレジストを形成する工程と、
前記第３のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第３のフォトレジストのパターンに対応したパターンを形成する工程とを具備したことを特徴とする半導体装置の製造方法。 - 前記半導体基板表面に形成されたパターンは、複数のトレンチからなることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記複数のトレンチにはそれぞれキャパシタが形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記キャパシタは、このキャパシタに接続されたＭＯＳトランジスタとともにメモリセルを構成することを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記メモリセルは、少なくとも１つのメモリセルアレイを有することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第２のフォトレジストは、前記メモリセルアレイが形成される領域の周端部分に被覆されていることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第２のフォトレジストは、前記第１のフォトレジストの均等なピッチのパターンの内、実際にはトレンチが形成されない領域を被覆することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記複数のトレンチが形成された後、前記半導体基板表面には素子分離用トレンチを形成する工程をさらに備えたことを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記複数のトレンチの前記半導体基板表面からの深さは、前記素子分離領域用トレンチの前記半導体基板表面からの深さより深いことを特徴とする請求項９に記載の半導体装置の製造方法。
- 半導体基板上にシリコン酸化膜、シリコン窒化膜、ＢＳＧ膜とＴＥＯＳ膜との積層膜、ノボラック膜及びＳＯＧ膜を順次積層させる工程と、
前記ＳＯＧ膜上に第１のフォトレジストを形成する工程と、
前記第１のフォトレジストを露光し、現像して前記ＳＯＧ膜全面に均等なパターンを形成する工程と、
前記第２のフォトレジストを前記均等なパターンを有する第１のフォトレジストの上に形成する工程と、
前記第２のフォトレジストを露光し、現像して前記均等なパターンを有する第１のフォトレジスト表面の所定の領域を被覆して、前記第１及び第２のフォトレジストから構成された第３のフォトレジストを形成する工程と、
前記第３のフォトレジストをマスクにして、前記ＳＯＧ膜及びノボラック膜をエッチングして、前記ＳＯＧ膜及び前記ノボラック膜に前記第３のフォトレジストのパターンに対応したパターンを形成する工程と、
前記パターニングされたＳＯＧ膜及びノボラック膜をマスクにして、前記積層膜、シリコン窒化膜及びシリコン酸化膜をエッチングして、これら積層膜、シリコン窒化膜及びシリコン酸化膜に前記ＳＯＧ膜及びノボラック膜に対応したパターンを形成する工程と、
前記パターニングされた積層膜、シリコン窒化膜及びシリコン酸化膜をマスクにして、前記半導体基板をエッチングして、この半導体基板にこれら積層膜、シリコン窒化膜及びシリコン酸化膜のパターンに対応した複数のトレンチを形成する工程とを具備したことを特徴とする半導体装置の製造方法。 - 請求項１又は請求項２に記載の半導体装置の製造方法に用いられ、前記第１のフォトレジストを露光する際に用いられる均等なピッチのパターンを有することを特徴とするフォトマスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002360668A JP2004193400A (ja) | 2002-12-12 | 2002-12-12 | 半導体装置の製造方法及びフォトマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002360668A JP2004193400A (ja) | 2002-12-12 | 2002-12-12 | 半導体装置の製造方法及びフォトマスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004193400A true JP2004193400A (ja) | 2004-07-08 |
Family
ID=32759682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002360668A Pending JP2004193400A (ja) | 2002-12-12 | 2002-12-12 | 半導体装置の製造方法及びフォトマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004193400A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258419A (ja) * | 2006-03-23 | 2007-10-04 | Toppan Printing Co Ltd | インプリント用モールドの製造方法 |
| WO2008120286A1 (ja) * | 2007-02-27 | 2008-10-09 | Fujitsu Microelectronics Limited | 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法 |
| JP2009536787A (ja) * | 2006-05-10 | 2009-10-15 | ラム リサーチ コーポレーション | ピッチの低減 |
| US7824843B2 (en) | 2007-01-31 | 2010-11-02 | Renesas Electronics Corporation | Pattern forming method, electronic device manufacturing method and electronic device |
-
2002
- 2002-12-12 JP JP2002360668A patent/JP2004193400A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258419A (ja) * | 2006-03-23 | 2007-10-04 | Toppan Printing Co Ltd | インプリント用モールドの製造方法 |
| JP2009536787A (ja) * | 2006-05-10 | 2009-10-15 | ラム リサーチ コーポレーション | ピッチの低減 |
| US7824843B2 (en) | 2007-01-31 | 2010-11-02 | Renesas Electronics Corporation | Pattern forming method, electronic device manufacturing method and electronic device |
| WO2008120286A1 (ja) * | 2007-02-27 | 2008-10-09 | Fujitsu Microelectronics Limited | 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法 |
| JP5163641B2 (ja) * | 2007-02-27 | 2013-03-13 | 富士通セミコンダクター株式会社 | 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法 |
| US8582343B2 (en) | 2007-02-27 | 2013-11-12 | Fujitsu Semiconductor Limited | Semiconductor storage device, semiconductor storage device manufacturing method and package resin forming method |
| US8921125B2 (en) | 2007-02-27 | 2014-12-30 | Fujitsu Semiconductor Limited | Method of making ferroelectric memory device with barrier layer and novolac resin passivation layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6803291B1 (en) | Method to preserve alignment mark optical integrity | |
| JP4724017B2 (ja) | 半導体装置の微細パターン形成方法 | |
| US6100014A (en) | Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers | |
| KR100819673B1 (ko) | 반도체 소자 및 그의 패턴 형성 방법 | |
| KR101024712B1 (ko) | 반도체 소자의 형성 방법 | |
| US7651950B2 (en) | Method for forming a pattern of a semiconductor device | |
| JP2005150333A (ja) | 半導体装置の製造方法 | |
| US20080268381A1 (en) | Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold | |
| US10734284B2 (en) | Method of self-aligned double patterning | |
| US9218984B2 (en) | Method for manufacturing a semiconductor device | |
| JP2001274063A (ja) | 半導体装置の製造方法 | |
| JP2011258822A (ja) | 半導体装置の製造方法 | |
| KR20110037067A (ko) | 반도체 소자 및 그 형성방법 | |
| JP2005150494A (ja) | 半導体装置の製造方法 | |
| KR20100030125A (ko) | 포토키 및 이를 이용한 반도체 소자의 제조방법 | |
| JP3645142B2 (ja) | 半導体ウエハの処理方法ならびに半導体装置の製造方法 | |
| JP2004193400A (ja) | 半導体装置の製造方法及びフォトマスク | |
| US6391737B1 (en) | Method of simultaneously forming patterns on a die of an alignment mark and other dies | |
| JP3651344B2 (ja) | 半導体装置の製造方法 | |
| US6858355B2 (en) | Mask and method for defining a guard ring pattern | |
| US11515159B2 (en) | Forming contact holes using litho-etch-litho-etch approach | |
| JPH07226356A (ja) | 多層レジストを利用したパターン形成方法 | |
| JP3478226B2 (ja) | 半導体装置の製造方法 | |
| TWI309850B (en) | Microlithographic process | |
| KR20020002785A (ko) | 반도체소자의 평탄화 방법 |