JP5048055B2 - エッチング層内に特徴を設けるための方法 - Google Patents

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Description

本発明は、半導体デバイスの形成に関するものである。
半導体ウエハ処理では、周知のパターン形成プロセスおよびエッチングプロセスを使用して、ウエハ内に半導体デバイスの特徴が画定される。これらのプロセスでは、ウエハ上にフォトレジスト(PR)材料がデポジションされ、次いで、レチクルによるフィルタリングを経た光に曝される。レチクルは、一般に、レチクルを通る光の伝搬を阻む典型的な特徴形状をパターン形成されたガラス板である。
レチクルを通過した後、光は、フォトレジスト材料の表面に接触する。光は、現像液によるフォトレジスト材料の部分的除去が可能になるように、フォトレジスト材料の化学組成を変化させる。ポジ型フォトレジスト材料の場合は、露光領域が除去され、ネガ型フォトレジスト材料の場合は、非露光領域が除去される。その後、ウエハは、フォトレジスト材料によって保護されなくなった範囲から下位の材料を除去するためにエッチングされ、そうして、ウエハ内に所望の特徴を画定する。
様々な世代のフォトレジストが知られている。フォトレジストパターンは、微小寸法(Critical Dimension, CD)を有しており、これは、最小特徴の幅であってよい。波長に依存する光学特性ゆえに、より長い波長の光で露光されたフォトレジストほど、より大きな理論的最小微小寸法を有する。特徴は、フォトレジストパターンを通してエッチングされる。理論的には、特徴のCD(特徴の幅)は、フォトレジスト内の特徴のCDに等しい。実際は、特徴のCDは、ファセッティング、フォトレジストのエロージョン、またはアンダカットゆえに、フォトレジストのCDより大きくなることがある。特徴は、また、テーパ状になることもあり、このときの特徴のCDは、少なくともフォトレジストのCDと同程度であるが、特徴の底部に近づくにつれて幅狭のテーパ状となる。このようなテーパ状の形成は、低信頼性の特徴を提供するであろう。
より小さなCDの特徴を提供するために、より短い波長の光を使用して特徴を形成することが追求されている。193nmのフォトレジストは、193nmの光で露光される。位相シフトレチクルおよびその他の技術を使用すれば、193nmのフォトレジストを使用して、90〜100nmのCDのフォトレジストパターンを形成できるであろう。これは、90〜100nmのCDの特徴を提供することができる。157nmのフォトレジストは、157nmの光で露光される。位相シフトレチクルおよびその他の技術を使用すれば、90nm以下のCDのフォトレジストパターンが形成できるであろう。これは、90nm以下のCDの特徴を提供することができる。
より短い波長のフォトレジストの使用は、より長い波長を使用するフォトレジストの場合より多くの問題を引き起こすであろう。理論的限界に近いCDを得るには、リソグラフィ装置がさらに正確であることが望ましく、これは、さらに高価なリソグラフィ機器を必要とする。現時点において、193nmのフォトレジストおよび157nmのフォトレジストは、さらに長い波長のフォトレジストの場合のような高い選択性を有しておらず、プラズマエッチング条件下において、より容易に変形するであろう。
メモリデバイスの形成などの導電層のエッチングでは、デバイス密度を増大させることが望ましいとされる。このようなメモリデバイスは、メモリアレイが位置するアレイ領域すなわちセル領域と、メモリアレイを制御するためのロジックデバイスを設けられる周辺領域すなわちロジック領域とを有してよい。一般に、周辺領域すなわちロジック領域におけるデバイスの密度は、アレイ領域すなわちセル領域におけるデバイスの密度より小さいことが望ましいであろう。
本発明の上記の目的を達成するため、そして、本発明の目的にしたがって、エッチング層内に特徴を設ける方法が提供される。エッチング層の上に、犠牲特徴を有する犠牲パターン形成層が提供される。犠牲特徴内に、共形側壁が形成され、これは、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、側壁デポジション段階および側壁プロファイル成形段階を含む。共形側壁間の犠牲パターン形成層の部分が除去され、犠牲パターン形成層の部分を選択除去されたところの共形側壁間にギャップを有するような共形側壁が残される。共形側壁をエッチングマスクとして使用して、エッチング層内に特徴がエッチングされる。このとき、エッチング層内の特徴は、犠牲パターン形成層の部分を選択除去されたところの共形側壁間のギャップを通してエッチングされる。
本発明の別の態様では、エッチング層内に特徴を設けるための方法が提供される。エッチング層の上に、犠牲特徴を有する犠牲パターン形成層が提供され、犠牲パターン形成層は、アレイ領域およびロジック領域を画定する。犠牲パターン形成層のロジック領域は覆われ、アレイ領域を画定する犠牲パターン形成層の部分は覆われない。犠牲特徴内に、共形側壁が形成され、これは、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、デポジションガスを供給することと、デポジションガスからプラズマを形成することと、デポジションガスの流れを停止することとを含む側壁デポジション段階と、デポジションガスと異なるプロファイル成形ガスを供給することと、プロファイル成形ガスからプラズマを形成することと、プロファイル成形ガスの流れを停止することとを含む側壁プロファイル成形段階とを含む。共形側壁間の犠牲パターン形成層の覆われていない部分が選択除去され、犠牲パターン形成層の部分を選択除去されたところの共形側壁間にギャップを有するような共形側壁が残される。犠牲パターン形成層のロジック領域は、覆いを取り除かれる。共形側壁をエッチングマスクとして使用して、エッチング層内に特徴がエッチングされる。このとき、エッチング層内の特徴は、犠牲パターン形成層の部分を選択除去されたところの共形側壁間のギャップを通してエッチングされる。
本発明の別の態様では、エッチング層内に特徴を形成するための装置が提供される。プラズマ処理チャンバが用意される。プラズマ処理チャンバは、プラズマ処理チャンバエンクロージャを形成するチャンバ壁と、プラズマ処理チャンバエンクロージャ内で基板を支えるための基板サポートと、プラズマ処理チャンバエンクロージャ内の圧力を調整するための圧力レギュレータと、プラズマを維持するためにプラズマ処理チャンバエンクロージャに電力を供給するための少なくとも1つの電極と、プラズマ処理チャンバエンクロージャにガスを供給するためのガス入口と、プラズマ処理チャンバエンクロージャからガスを排出するためのガス出口とを含む。ガス源は、ガス入口と流体接続している。ガス源は、側壁デポジションガス源と、側壁プロファイル成形ガス源と、犠牲層除去ガス源と、エッチング層エッチングガス源とを含む。ガス源および少なくとも1つの電極には、可制御式にコントローラが接続される。コントローラは、少なくとも1つのプロセッサと、コンピュータ可読媒体とを含む。コンピュータ可読媒体は、犠牲特徴を有する犠牲パターン形成層をエッチング層の上に形成するためのコンピュータ可読コードであって、犠牲パターン形成層は、アレイ領域およびロジック領域を画定する、コンピュータ可読コードと、犠牲特徴内に共形側壁を形成するためのコンピュータ可読コードであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、側壁デポジション段階を実施するためのコンピュータ可読コードであって、デポジションガスを供給するためのコンピュータ可読コードと、デポジションガスからプラズマを形成するためのコンピュータ可読コードと、デポジションガスの流れを停止するためのコンピュータ可読コードとを含む、コンピュータ可読コードと、側壁プロファイル成形段階を提供するためのコンピュータ可読コードであって、デポジションガスと異なるプロファイル成形ガスを供給するためのコンピュータ可読コードと、プロファイル成形ガスからプラズマを形成するためのコンピュータ可読コードと、プロファイル成形ガスの流れを停止するためのコンピュータ可読コードとを含む、コンピュータ可読コードとを含む、コンピュータ可読コードと、共形側壁間の犠牲パターン形成層の部分を選択除去し、犠牲パターン形成層の部分を選択除去されたところの共形側壁間にギャップを有するような共形側壁を残らせるためのコンピュータ可読コードと、共形側壁をエッチングマスクとして使用して、エッチング層内に特徴をエッチングするためのコンピュータ可読コードであって、エッチング層内の特徴は、犠牲パターン形成層の部分を選択除去されたところの共形側壁間のギャップを通してエッチングされる、コンピュータ可読コードとを含む。
(1)本発明の一形態としての方法は、エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階と、
側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階と、
を含む、ことと、
前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間のギャップを通してエッチングされる、ことと、
を備え、
前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、
前記方法は、さらに、前記犠牲パターン形成層を形成した後に前記犠牲パターン形成層の前記ロジック領域を覆うことを備え、
前記犠牲パターン形成層の部分を選択除去することは、前記犠牲パターン形成層の覆われていない部分を除去する、方法である。
(2)本発明の他の形態としての方法は、エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、これは、
フォトレジスト層を提供することと、
前記フォトレジスト層からフォトレジストマスクを形成することであって、前記犠牲パターン形成層が、前記フォトレジストマスクである、ことと、
を含む、ことと、
前記犠牲パターン形成層の前記ロジック領域を覆うことであって、前記アレイ領域を画定する前記犠牲パターン形成層の部分は覆われない、ことと、
前記犠牲特徴内の前記フォトレジストマスク上に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階であって、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、側壁デポジション段階と、
側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階であって、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、側壁プロファイル成形段階と、
を含む、ことと、
前記共形側壁間の前記犠牲パターン形成層の覆われていない部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、ことと、
を備える方法である。
(3)本発明は、以下の適用例としても実現可能である。
[適用例1]
エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階と、
側壁プロファイル成形段階と、
を含む、ことと、
前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間のギャップを通してエッチングされる、ことと、
を備える方法。
[適用例2]
適用例1に記載の方法であって、
前記側壁デポジション段階は、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、方法。
[適用例3]
適用例1ないし2のいずれかに記載の方法であって、
前記側壁プロファイル成形段階は、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、方法。
[適用例4]
適用例1ないし3のいずれかに記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記エッチング層の上に犠牲層を形成することと、
前記犠牲層の上にパターン形成マスクを形成することと、
前記犠牲層内に犠牲特徴をエッチングすることと、
を含む、方法。
[適用例5]
適用例1ないし4のいずれかに記載の方法であって、
前記パターン形成マスクは、フォトレジストマスクであり、
前記犠牲パターン形成層を形成することは、さらに、前記フォトレジストマスクをトリミングすることを含む、方法。
[適用例6]
適用例1ないし5のいずれかに記載の方法であって、
前記犠牲パターン形成層を形成することは、さらに、前記犠牲層内に犠牲特徴をエッチングした後に前記フォトレジストマスクを除去することを含む、方法。
[適用例7]
適用例1ないし6のいずれかに記載の方法であって、
前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、
前記方法は、さらに、前記犠牲パターン形成層を形成した後に前記犠牲パターン形成層の前記ロジック領域を覆うことを備え、
前記犠牲パターン形成層の部分を選択除去することは、前記犠牲パターン形成層の覆われていない部分を除去する、方法。
[適用例8]
適用例7に記載の方法であって、さらに、
前記犠牲パターン形成層の部分を選択除去した後に、前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことを備える方法。
[適用例9]
適用例1ないし8のいずれかに記載の方法であって、さらに、
前記側壁と残りの前記犠牲パターン形成層の部分とを除去することを備える方法。
[適用例10]
適用例1ないし9のいずれかに記載の方法であって、
前記側壁は、デポジションされたシリコンからなる、方法。
[適用例11]
適用例1ないし10のいずれかに記載の方法であって、
前記側壁は、垂直側壁である、方法。
[適用例12]
適用例1ないし11のいずれかに記載の方法であって、
前記犠牲層は、非晶質炭素である、方法。
[適用例13]
適用例1ないし12のいずれかに記載の方法であって、
前記犠牲パターン形成層を形成することは、
第1の犠牲層と、第2の犠牲層と、エッチング停止スタックとを形成することであって、
前記エッチング層の上に前記第2の犠牲層を形成することと、
前記第2の犠牲層の上にエッチング停止層を形成することと、
前記エッチング停止層の上に前記第1の犠牲層を形成することと、
を含む、ことと、
前記第1の犠牲層の上にパターン形成マスクを形成することと、
前記第1の犠牲層内に犠牲特徴をエッチングすることと、
前記第1の犠牲層の前記犠牲特徴内に共形側壁を形成することと、
前記共形側壁間の前記第1の犠牲層の部分を選択除去し、前記第1の犠牲層の部分を除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層を形成するために前記第2の犠牲層内に特徴をエッチングすることと、
前記共形側壁を除去することと、
を含む、方法。
[適用例14]
適用例1ないし13のいずれかに記載の方法であって、
前記共形側壁を形成することは、水平表面に沿ってデポジションを形成しない、方法。
[適用例15]
エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定する、ことと、
前記犠牲パターン形成層の前記ロジック領域を覆うことであって、前記アレイ領域を画定する前記犠牲パターン形成層の部分は覆われない、ことと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階であって、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、側壁デポジション段階と、
側壁プロファイル成形段階であって、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、側壁プロファイル成形段階と、
を含む、ことと、
前記共形側壁間の前記犠牲パターン形成層の覆われていない部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、ことと、
を備える方法。
[適用例16]
適用例15に記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記エッチング層の上に犠牲層を形成することと、
前記犠牲層の上にフォトレジストマスクを形成することと、
前記フォトレジストマスクをトリミングすることと、
前記犠牲層内に犠牲特徴をエッチングすることと、
前記フォトレジストマスクを除去することと、
を含む、方法。
[適用例17]
エッチング層内に特徴を形成するための装置であって
プラズマ処理チャンバであって、
プラズマ処理チャンバエンクロージャを形成するチャンバ壁と、
前記プラズマ処理チャンバエンクロージャ内で基板を支えるための基板サポートと、
前記プラズマ処理チャンバエンクロージャ内の圧力を調整するための圧力レギュレータと、
プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給するための少なくとも1つの電極と、
前記プラズマ処理チャンバエンクロージャにガスを供給するためのガス入口と、
前記プラズマ処理チャンバエンクロージャからガスを排出するためのガス出口と、
を含む、プラズマ処理チャンバと、
前記ガス入口と流体接続しているガス源であって、
側壁デポジションガス源と、
側壁プロファイル成形ガス源と、
犠牲層除去ガス源と、
エッチング層エッチングガス源と、
を含む、ガス源と、
少なくとも1つのプロセッサと、コンピュータ可読媒体と、を含み、前記ガス源および前記少なくとも1つの電極に可制御式に接続されたコントローラと、
を備え、
前記コンピュータ可読媒体は、
犠牲特徴を有する犠牲パターン形成層をエッチング層の上に形成するためのコンピュータ可読コードであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定する、コンピュータ可読コードと、
前記犠牲特徴内に共形側壁を形成するためのコンピュータ可読コードであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階を実施するためのコンピュータ可読コードであって、
デポジションガスを供給するためのコンピュータ可読コードと、
前記デポジションガスからプラズマを形成するためのコンピュータ可読コードと、
前記デポジションガスの流れを停止するためのコンピュータ可読コードと、
を含む、コンピュータ可読コードと、
側壁プロファイル成形段階を提供するためのコンピュータ可読コードであって、
前記デポジションガスと異なるプロファイル成形ガスを供給するためのコンピュータ可読コードと、
前記プロファイル成形ガスからプラズマを形成するためのコンピュータ可読コードと、
前記プロファイル成形ガスの流れを停止するためのコンピュータ可読コードと、
を含む、コンピュータ可読コードと、
を含む、コンピュータ可読コードと、
前記共形側壁間の前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの共形側壁間にギャップを有するような前記共形側壁を残らせるためのコンピュータ可読コードと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングするためのコンピュータ可読コードであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、コンピュータ可読コードと、
を含む、装置。
本発明のこれらの特徴およびその他の特徴は、以下で、本発明の詳細な説明において、添付の図面と関連させながらさらに詳細に説明される。
本発明は、添付の図面において、限定ではなく例示として示されている。図中、類似の参照符号は、類似の要素を示すものとする。
本発明は、添付の図面に例示されたいくつかの好ましい実施形態を参照にして詳細に説明される。以下の説明では、本発明の完全な理解を可能にするために、多くの詳細が特定されている。しかしながら、当業者ならば明らかなように、本発明は、これらの一部または全部の詳細を特定しなくても実施可能である。また、本発明を不必要に不明瞭にするのを避けるため、周知のプロセスステップおよび/または構造についての詳細な説明は省略されている。
理解を容易にするため、図1は、本発明の一実施形態で使用することができるプロセスのフローチャートである。エッチング層の上に、犠牲層が形成される(ステップ104)。図2Aは、スタック200を形成する基板204の上にあるエッチング層208の上に形成された犠牲層212の断面図である。この例では、基板204は、シリコンウエハであり、犠牲層212は、非晶質炭素などのハードマスク材料であり、エッチング層208は、SiO2またはSiNなどの誘電体材料であり、Siなどの導体材料をエッチングするためのハードマスクを形成することができる。
図2Aに示されるように、犠牲増の上にマスク214が形成される(ステップ108)。好ましくは、マスク214は、フォトレジスト材料からなる。この例では、マスクは、193nmのフォトレジスト材料である。基板204は、処理チャンバ内に置かれる。
図4は、本実施形態で使用することができる処理チャンバ400の概略図である。プラズマ処理チャンバ400は、閉じ込めリング402と、上部電極404と、下部電極408と、ガス源410と、排出ポンプ420とを含む。ガス源410は、縮小デポジションガス源412と、縮小プロファイルガス源416とを含む。ガス源は、エッチング、剥離、および同チャンバ内で実施されるその他のプロセスを可能にするために、エッチングガス源418および剥離ガス源422などのさらなるガス源を含んでもよい。プラズマ処理チャンバ400内において、基板204は、下部電極408の上に配置される。下部電極408は、基板204を保持するための適切な基板チャックメカニズム(例えば静電的クランプ、機械的クランプなど)を組み入れている。リアクタトップ428は、下部電極408の真正面に配された上部電極404を組み入れている。上部電極404と、下部電極408と、閉じ込めリング402とが、閉じ込めプラズマ体積440を画定する。ガスは、ガス源410によって閉じ込めプラズマ体積に供給され、排出ポンプ420によって閉じ込めリング402および排出口を通って閉じ込めプラズマ体積から排出される。上部電極404には、第1のRF源444が電気的に接続される。下部電極408には、第2のRF源448が電気的に接続される。チャンバ壁452は、閉じ込めリング402、上部電極404、および下部電極408を取り囲む。第1のRF源444および第2のRF源448は、ともに、27MHz電源および2MHz電源を含んでよい。電極に対するRF電源の接続は、異なる組み合わせも可能である。本発明の好ましい一実施形態で使用することができるカリフォルニア州フリーモントのLAM Research Corporation(商標)によって製造されているLam Research CorporationのDual Frequency Capacitive (DFC) Systemの場合、27MHz電源および2MHz電源は、ともに、下部電極に接続される第2のRF電源448を構成し、上部電極は、接地される。その他の実施形態では、RF電源は、最大300MHzまでの周波数を有してよい。RF電源444,448、排出ポンプ420、およびガス源410には、可制御式にコントローラ435が接続される。DFC Systemは、エッチング対象層208がシリコン酸化物または有機ケイ酸塩ガラスなどの誘電体層である場合に使用される。
図5Aおよび図5Bは、本発明の実施形態で使用されるコントローラ435を実現するのに適したコンピュータシステム1300を例示している。図5Aは、コンピュータシステムとして考えられる1つの物理的形態を示している。もちろん、コンピュータシステムは、集積回路、プリント回路基板、および小型携帯端末から巨大スーパーコンピュータに到る多くの物理的形態をとってよい。コンピュータシステム1300は、モニタ1302、ディスプレイ1304、筐体1306、ディスクドライブ1308、キーボード1310、およびマウス1312を含む。ディスク1314は、コンピュータシステム1300との間でデータをやりとりするために使用されるコンピュータ可読媒体である。
図5Bは、コンピュータシステム1300のブロック図の一例である。システムバス1320には、種々様々なサブシステムが取り付けられる。プロセッサ1322(中央演算処理装置すなわちCPUとも称される)は、メモリ1324を含むストレージデバイスに接続される。メモリ1324は、ランダムアクセスメモリ(RAM)および読み出し専用メモリ(ROM)を含む。当該分野で知られているように、ROMは、CPUに対してデータおよび命令を単方向的に伝送する働きをし、RAMは、一般に、データおよび命令を双方向的に伝送するために使用される。これらのメモリは、いずれのタイプも、後述される任意の適切なコンピュータ可読媒体を含んでよい。CPU1322には、固定ディスク1326も双方向的に接続され、これは、追加のデータストレージ容量を提供し、やはり、後述される任意のコンピュータ可読媒体を含んでよい。固定ディスク1326は、プログラムやデータなどを格納するために使用されてよく、一般に、一次ストレージより低速な二次ストレージ媒体(ハードディスクなど)である。なお、固定ディスク1326内に保持される情報は、もし適切であれば、メモリ1324内の仮想メモリとして標準的な形で組み入れ可能であることがわかる。取り外し可能ディスク1314は、後述される任意のコンピュータ可読媒体の形態をとってよい。
CPU1322は、ディスプレイ1304、キーボード1310、マウス1312、およびスピーカ1330などの様々な入出力デバイスにも接続される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンサ式ディスプレイ、トランスデューサカード読み取り装置、磁気テープもしくは紙テープ読み取り装置、タブレット、スタイラス、音声もしくは手書き文字認識装置、バイオメトリック読み取り装置、またはその他のコンピュータのうちの任意であってよい。CPU1322は、ネットワークインターフェース1340を使用して、別のコンピュータまたは通信ネットワークに随意に接続されてよい。このようなネットワークインターフェースがあれば、CPUは、上述された方法のステップを実施する過程において、ネットワークから情報を受信する、またはネットワークに情報を出力することができると考えられる。さらに、本発明の方法の実施形態は、CPU1322上のみで実行されてもよいし、あるいは処理の一部を共有するリモートCPUと連携してインターネットなどのネットワークを通じて実行されてもよい。
また、本発明の実施形態は、さらに、コンピュータによって実行される様々な動作を実施するためのコンピュータコードを記録されたコンピュータ可読媒体をともなうコンピュータストレージ製品に関する。媒体およびコンピュータコードは、本発明の目的のために特別に設計および構成されたものであってもよいし、あるいはコンピュータソフトウェアの分野の当業者にとって周知でなおかつ利用可能なものであってもよい。コンピュータ可読媒体の例は、ハードディスク、フロッピィディスク、および磁気テープなどの磁気媒体、CD−ROMおよびホログラフィックデバイスなどの光媒体、フロプティカルディスクなどの光磁気媒体、ならびに特定用途向け集積回路(ASIC)、プログラム可能論理デバイス(PLD)、ROMデバイス、およびRAMデバイスなどプログラムコードの格納および実行のために特別に構成されたハードウェアデバイスを含むが、これらに限定されない。コンピュータコードの例は、コンパイラによって生成されるなどのマシンコード、およびインタープリタを使用してコンピュータによって実行される高水準コードを含むファイルを含む。コンピュータ可読媒体は、搬送波に組み込まれたコンピュータデータ信号によって伝送されなおかつプロセッサによって実行可能な一連の命令を表すコンピュータコードであってもよい。
マスクは、図2Bに示されるようにトリミングされ(ステップ112)、マスクの構造を薄くされる。トリミング時間は、続いて形成されるスペーサが所望の位置に配されるように調整される。マスクをトリミングするためのレシピの一例は、400ミリトールの圧力を使用するO2ベースのフォトレジストトリミングプロセスである。2MHzの周波数で200ワットが供給される。1000sccmのO2が供給される。
図2Cに示されるように、犠牲層212内に犠牲層特徴216がエッチングされる(ステップ116)。非晶質炭素の犠牲層をエッチングするためのレシピの一例は、40ミリトールの圧力を提供する。27MHzの周波数で300ワットが供給される。100sccmのO2および10sccmのSO2が供給される。犠牲特徴のプロファイル角度は、後続のスペーサ/フィン特徴の傾斜を阻止するために、垂直から僅かに凹角(リエントラント)までのプロファイルを有することが好ましい。側壁スペーサの露出側のプロファイル角度は、プロファイル成形段階によって決定され、したがって、僅かにテーパ状になるのが通常なので、テーパ状の犠牲特徴は、犠牲層の除去後に得られるスペーサ特徴を傾斜したように見せる結果となる。
マスクは、次いで、図2Dに示されるように除去される(ステップ120)。マスクは、犠牲層特徴216のエッチング時に除去されてもよいし、あるいは形成された犠牲材料をアンダカットしないことが好ましい酸素アッシングを使用した後続のアッシングステップによって除去されてもよい。マスクは、犠牲材料に対して非反応性の湿潤性溶液によって除去されてもよい。
この例では、マスクパターンは、メモリアレイチップを形成するためのものである。この例では、破線218が、周辺ロジックデバイスパターン222などのロジックデバイス用領域と、アレイ領域すなわちセル領域224用の残りのチップとを分けている。この例では、必ずしもロジック領域すなわち周辺領域の密度を増大させる必要なしにアレイ領域すなわちセル領域の密度を増大させて、繰り返し特徴を提供することが望まれる。したがって、この例では、ロジック領域は覆われる(ステップ124)。カバー226を作成するために、I-lineフォトレジストが使用される。このタイプのカバーは、低分解能のカバーであってよい。好ましくは、カバー226は、そのエッジ部分において、垂直表面の代わりに傾斜表面228を有しているので、後続のプロセスにおいて、そのエッジ部分に沿って望ましくないスペーサが形成されることはない。
図2Eに示されるように、犠牲特徴内に側壁230が形成される(ステップ128)。図3は、犠牲特徴内に側壁を形成するステップ(ステップ128)のさらに詳細なフローチャートである。図3に示されるように、犠牲特徴内に側壁を形成するステップは、側壁デポジション段階(ステップ304)と側壁プロファイル成形段階(ステップ308)とを含む複数サイクルの循環プロセスを含む。
好ましくは、側壁デポジション段階(ステップ304)は、SiH4、およびSiH2(CH32やSiCl4などのその他のSi含有ガス、並びに、He、Ar、Ne、Kr、Xeなどのキャリアガスの少なくとも1つを含むデポジションガスを使用する。より好ましくは、デポジションガスは、アルゴンまたはキセノンなどのキャリアガスを含む。より好ましくは、デポジションガスは、さらに、O2、N2、H2、またはNH3などの酸化添加物および還元添加物の少なくとも1つを含む。
側壁デポジション段階(ステップ304)の一例は、10sccmのSiH4および1000sccmのArを供給する。圧力は、400ミリトールに設定される。基板は、20℃の温度に維持される。第2のRF源448は、27MHzの周波数で400ワット、2MHzの周波数で0ワットを供給する。デポジション段階において、デポジションガスは、供給され、プラズマに変換され、次いで停止される。
好ましくは、側壁プロファイル成形段階は、デポジションガスと異なりCxy、NF3、HBr、およびCl2の少なくとも1つを含むプロファイル成形ガスを使用する。より好ましくは、プロファイル成形ガスは、さらに、アルゴンまたはキセノンなどのキャリアガスを含む。より好ましくは、プロファイル成形ガスは、さらに、O2、N2、H2、またはNH3などの酸化添加物および還元添加物の少なくとも1つを含む。
側壁プロファイル成形段階(ステップ308)の一例は、100sccmのCF4などのハロゲン(すなわちフッ素、臭素、塩素)含有ガスを供給する。この例では、CF4は、プロファイル成形時に供給される唯一のガスである。チャンバには、20ミリトールの圧力が印加される。第2のRF源448は、27MHzの周波数で600ワット、2MHzの周波数で0ワットを供給する。プロファイル成形段階において、プロファイル成形ガスは、供給され、プラズマに変換され、次いで停止される。
好ましくは、プロセスは、2〜20サイクル実施される。より好ましくは、プロセスは、3〜10サイクル実施される。複数サイクルに及ぶデポジションとプロファイル成形との組み合わせは、垂直側壁の形成を可能にする。好ましくは、垂直側壁は、犠牲層特徴の底面を基準に下から上にかけて88〜90度の角度を形成する側壁である。
好ましくは、側壁は、犠牲層特徴間の間隔を5〜90%低減させる。より好ましくは、縮小側壁は、犠牲層特徴間の間隔を20〜70%低減させる。循環サイクルは、さらなるデポジション段階および/または成形段階を有してもよいし、その他のさらなる段階を有してもよい。
好ましくは、側壁デポジションプロセスは、水平表面に沿ってデポジション層を形成しない。これは、側壁デポジション段階中に何らかの材料をデポジションさせること、そして、次いで、このようなデポジションされた材料をプロファイル成形段階中に水平表面から除去することによって、実現されてよい。水平表面上におけるデポジション層の形成を阻止することによって、続いて犠牲層を除去することが可能になる。カバー226の傾斜表面228は、傾斜表面228上に側壁が形成されるのを阻むために、垂直から十分に傾いている。好ましくは、傾斜表面228は、水平から80度未満の傾きである、すなわち垂直から20度を超える傾きである。
図2Fに示されるように、犠牲層の覆われていない部分が除去され(ステップ132)、犠牲パターン形成層の部分を除去されたところの側壁間にギャップ240が形成される。犠牲層の除去は、側壁230およびカバー226に対して犠牲層材料を選択除去することができるエッチングを必要とする。また、カバー226は、周辺領域を保護するのに十分な覆いがなおも残るように、犠牲層より大幅に分厚いことが望ましい。この例においてこれを行うことができるレシピの一例は、400ミリトールの圧力を印加する。27MHzの周波数で200ワットが供給される。2000sccmのO2が供給される。
図2Gに示されるように、ロジック領域のカバーが取り除かれる(ステップ136)。ロジック領域のカバーを取り除くためのレシピは、20ミリトールの圧力を印加する。27MHzの周波数で200ワットが供給される。200sccmのO2が供給される。カバーは、あるいは、ウェットプロセスで除去することもできる。
図2Hに示されるように、側壁230と、ロジックデバイスパターン222を形成している犠牲層の事前に覆われた部分とをエッチングマスクとして使用して、エッチング層内にエッチング特徴250がエッチングされる(ステップ140)。誘電体層208をエッチングするための従来のエッチングレシピが使用される。
図2Iに示されるように、側壁と、事前に覆われた犠牲層とが除去される(ステップ144)。これは、側壁と犠牲層とをともに1つのステップ内で除去する単一ステップにおいて、または側壁を1つのステップで、犠牲層を別の1つのステップで除去する複数のステップにおいて実現されてよい。このプロセスの一例は、ハロゲン含有プラズマ(HBr、Cl2、NF3など)内でSiベースの側壁を除去し、O2、H2、N2、またはNH3の酸化プラズマまたは還元プラズマ内で犠牲層(非晶質炭素層など)を除去する。
半導体デバイスの形成を完了するために、さらなるステップが提供されてよい。
このプロセスは、同じフォトレジストマスクを使用して従来のエッチングプロセスによって形成される特徴と比べてCDおよびピッチが半分のエッチング特徴を提供する。このプロセスは、単一のフォトレジストマスクおよび単一のエッチング層エッチングを使用してピッチを半分にすることを可能にする一方で、元の特徴に対する追加特徴のセルフアライメントを可能にする。
このプロセスは、また、特徴が不規則であったりCDおよびピッチの低減がそれほど重要でも煩雑でもなく旧世代のリソグラフィ方法の使用によって低コストでパターン形成できたりするメモリデバイスの周辺ロジック領域において、CDおよびピッチを維持しつつ、特徴が同じCDを有するが間隔は均一でも不均一でもよかったりCDの低減およびピッチの倍加を望まれたりするメモリデバイスのセル部分すなわちアレイ部分において、CDおよびピッチを低減させることを可能にする。
側壁は、(デポジション段階およびプロファイル成形段階を提供する)ガス調節を使用して共形的にデポジションすることができ、側壁を除去することなく犠牲層を選択除去することを可能にし、側壁に対してエッチング層を選択エッチングすることも可能にし、エッチング層を損傷させることなく側壁を選択除去することを可能にする材料で形成される。好ましくは、このような側壁は、シリコンベースの材料であり、好ましくはシリコンである。側壁を形成するためにガス調節を使用することは、100℃未満の温度で側壁を形成することを可能にし、これは、デバイスの損傷を低減させるとともに、カバーマスクもしくは犠牲層を形成するためまたはひいてはパターン形成対象層としてフォトレジスト材料を扱うことを可能にする。
前述の好ましい実施形態のステップの一部は、CDを増大させることなくなおかつ/またはピッチを増大させることなく省略したり変更したりすることができる。好ましい実施形態のその他のステップは、一実施形態が従来のプロセスと比べてなおもCDを低減させるなおかつ/またはピッチを低減させる限り、省略したり変更したりすることができる。例えば、本発明の別の実施形態では、犠牲層としてフォトレジストマスクが使用されてよい。このような一実施形態では、フォトレジストマスクの上にマスクは置かれず、その代わり、フォトレジストマスクはトリミングされ、次いで、フォトレジスト特徴内に側壁が形成される。セル部分すなわちアレイ部分のフォトレジストマスクは除去される。エッチング層は、次いで、残っている側壁を通してエッチングされる。フォトレジストマスクを置かれた上に別途犠牲層を使用すると、より優れた結果を得られることがわかっており、したがって、より好ましいとされる。
新世代のフォトレジストより硬い旧世代のフォトレジストの使用を可能にするとともに、単一のマスクを使用することによって、本発明は、小刻みな動きを低減させることができる。旧世代のフォトレジストは、また、より分厚いフォトレジストマスクを可能にし、これは、より深く犠牲層をエッチングすることを可能にする。
一実施形態では、マスク特徴のCDおよびピッチをさらにいっそう低減させるために、上述された手順を繰り返すことができる。例えば、元の特徴のピッチを半分に低減させた後、次いで、結果として得られた1/2ピッチのマスクを犠牲材料層のパターン形成に使用して、側壁の形成および犠牲層の除去の手順を繰り返し、その結果、元のピッチの1/4の特徴が得られる。この手順は、必要に応じてさらに繰り返されてよい。
図6は、CDをさらに低減させるためにプロセスを繰り返す本発明の一実施形態のフローチャートである。第1および第2の犠牲層が形成される。図7Aは、上にエッチング層708を配されたウエハなどの基板704の断面図である。エッチング層の上に、第1の犠牲層712および第2の犠牲層716が形成され(ステップ604)、第1の犠牲層712と第2の犠牲層716との間には、エッチング停止層714が配される。第1および第2の犠牲層712,716は、非晶質炭素などのハードマスク材料で形成される。エッチング停止層714は、SiO2、SiN、SiCなどのエッチング停止材料で形成される。
第1の犠牲層内に、犠牲パターン形成層が形成される(ステップ608)。この例では、先の実施形態で説明されたのと同様のプロセスが、犠牲パターン形成層を形成するために使用されてよい。第1の犠牲層712の上に、フォトレジストマスクなどのマスク720が形成される。マスク720は、図7Bに示されるように、トリミングされる。第1の犠牲層712は、図7Cに示されるように、第1の犠牲層712内に犠牲パターン形成層を形成するためにエッチングさられる。図7Dに示されるように、フォトレジストマスク720は除去される。ロジック領域の上に、カバー726が形成される。
図7Eに示されるように、犠牲パターン形成層712の犠牲特徴内に共形側壁730が形成される(ステップ612)。共形側壁は、複数サイクルの側壁デポジション段階および側壁プロファイル成形段階を含むデポジションプロセスによって形成される。
図7Fに示されるように、パターン形成層を形成する露出されている第1の犠牲層の部分が選択除去され、犠牲層がかつてあったところの共形側壁730間にギャップ740が残される(ステップ616)。図7Gに示されるように、カバーは除去される。
図7Hに示されるように、エッチング停止層714を通って第2の犠牲層708内に特徴750がエッチングされる(ステップ620)。共形側壁730は、第2の犠牲層708と異なる材料で形成されるので、第2の犠牲層708は、共形側壁730に対して選択エッチングすることができる。
図7Iに示されるように、共形側壁は除去される(ステップ624)。ロジック領域の上に、カバーが形成される。第2の犠牲層の特徴内に、第2組の共形側壁754が形成される(ステップ628)。この例では、第2組の共形側壁754は、複数サイクルの側壁デポジション段階および側壁プロファイル成形段階を含むデポジションプロセスによって形成される。
図7Jに示されるように、露出されている第2の犠牲層の部分が選択除去され、犠牲層がかつてあったところの共形側壁754間にキャップ758が残される(ステップ632)。図7Kに示されるように、ロジック領域の上のカバーが除去される。図7Lに示されるように、エッチング層708内にエッチング特徴762がエッチングされる(ステップ636)。側壁754の除去などのさらなる処理(ステップ640)が実施されてよい。
複数組の共形側壁を使用するその他の実施形態が使用されてよい。例えば、単一の犠牲層が使用されてよい。第1組の側壁の側壁上に第2組の側壁が形成されてよく、この第2組の側壁は、第1組の側壁と異なる材料からなり、これは、第1組の側壁を第2組の側壁に対して選択除去することを可能にする。
前述の実施形態およびその他の可能性のある実施形態は、単一のリソグラフィステップを使用してCDをさらに低減させるために、複数の反復を可能にする。後続の各反復は、先行する反復に対してセルフアライメントされるので、反復ごとにリソグラフィステップを必要とすることはなく、これは、リソグラフィプロセスに求められる精度を低減させる。
本発明は、いくつかの好ましい実施形態の観点から説明されているが、本発明の範囲に含まれるものとして、代替形態、変更形態、置換形態、および代わりとなる様々な等価形態がある。また、本発明の方法および装置を実現する多くの代替方法があることも、留意されるべきである。したがって、添付の特許請求の範囲は、本発明の真の趣旨および範囲に含まれるものとして、このようなあらゆる代替形態、変更形態、置換形態、および代わりとなる様々な等価形態を含むものと解釈されることを意図される。
本発明の一実施形態で使用することができるプロセスのフローチャートである。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 本発明の一実施形態にしたがって処理されるスタックの上部の概略断面図である。 側壁を形成するステップのさらに詳細な流れを示す図である。 本発明を実施するために使用することができるプラズマ処理チャンバの概略図である。 本発明の実施形態で使用されるコントローラを実現するのに適したコンピュータシステムを例示する図である。 本発明の実施形態で使用されるコントローラを実現するのに適したコンピュータシステムを例示する図である。 CDをさらに低減させるためにプロセスを繰り返す本発明の別の一実施形態のフローチャートである。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。 図6の実施形態にしたがって処理されるスタックの上部の概略断面図である。

Claims (18)

  1. エッチング層内に特徴を設けるための方法であって、
    エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することと、
    前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
    側壁デポジション段階と、
    側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階と、
    を含む、ことと、
    前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
    前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間のギャップを通してエッチングされる、ことと、
    を備え
    前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、
    前記方法は、さらに、前記犠牲パターン形成層を形成した後に前記犠牲パターン形成層の前記ロジック領域を覆うことを備え、
    前記犠牲パターン形成層の部分を選択除去することは、前記犠牲パターン形成層の覆われていない部分を除去する、方法。
  2. 請求項1に記載の方法であって、
    前記側壁デポジション段階は、
    デポジションガスを供給することと、
    前記デポジションガスからプラズマを形成することと、
    前記デポジションガスの流れを停止することと、
    を含む、方法。
  3. 請求項2に記載の方法であって、
    前記側壁プロファイル成形段階は、
    前記デポジションガスと異なるプロファイル成形ガスを供給することと、
    前記プロファイル成形ガスからプラズマを形成することと、
    前記プロファイル成形ガスの流れを停止することと、
    を含む、方法。
  4. 請求項3に記載の方法であって、
    前記犠牲パターン形成層を形成することは、
    前記エッチング層の上に犠牲層を形成することと、
    前記犠牲層の上にパターン形成マスクを形成することと、
    前記犠牲層内に犠牲特徴をエッチングすることと、
    を含む、方法。
  5. 請求項4に記載の方法であって、
    前記パターン形成マスクは、フォトレジストマスクであり、前記犠牲パターン形成層を形成することは、さらに、前記フォトレジストマスクをトリミングすることを含む、方法。
  6. 請求項5に記載の方法であって、
    前記犠牲パターン形成層を形成することは、さらに、前記犠牲層内に犠牲特徴をエッチングした後に前記フォトレジストマスクを除去することを含む、方法。
  7. 請求項に記載の方法であって、さらに、
    前記犠牲パターン形成層の部分を選択除去した後に、前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことを備える方法。
  8. 請求項に記載の方法であって、さらに、
    前記側壁と残りの前記犠牲パターン形成層の部分とを除去することを備える方法。
  9. 請求項に記載の方法であって、
    前記側壁は、デポジションされたシリコンからなる、方法。
  10. 請求項に記載の方法であって、
    前記側壁は、実質的に垂直な傾斜を有する、方法。
  11. 請求項1に記載の方法であって、
    前記犠牲パターン形成層を形成することは、
    前記エッチング層の上にフォトレジスト層を形成することと、
    パターン形成フォトレジストマスクを形成するために、前記フォトレジスト層をパターン形成することであって、前記パターン形成フォトレジストマスクは、前記犠牲パターン形成層であり、前記共形側壁は、前記フォトレジストマスク上に形成される、ことと、
    を含む、方法。
  12. 請求項3に記載の方法であって、
    前記犠牲パターン形成層を形成することは、
    第1の犠牲層と、第2の犠牲層と、エッチング停止スタックとを形成することであって、
    前記エッチング層の上に前記第2の犠牲層を形成することと、
    前記第2の犠牲層の上にエッチング停止層を形成することと、
    前記エッチング停止層の上に前記第1の犠牲層を形成することと、
    を含む、ことと、
    前記第1の犠牲層の上にパターン形成マスクを形成することと、
    前記第1の犠牲層内に犠牲特徴をエッチングすることと、
    前記第1の犠牲層の前記犠牲特徴内に共形側壁を形成することと、
    前記共形側壁間の前記第1の犠牲層の部分を選択除去し、前記第1の犠牲層の部分を除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
    前記犠牲パターン形成層を形成するために前記第2の犠牲層内に特徴をエッチングすることと、
    前記共形側壁を除去することと、
    を含む、方法。
  13. 請求項1に記載の方法であって、
    前記犠牲パターン形成層を形成することは、
    前記犠牲層の上にフォトレジストマスクを形成することと、
    前記フォトレジストマスクをトリミングすることであって、前記フォトレジストマスクは前記犠牲層であり、前記共形側壁は、前記フォトレジストマスク上に形成される、ことと、
    を含む、方法。
  14. 請求項1に記載の方法であって、
    前記共形側壁を形成することは、水平表面に沿ってデポジションを形成しない、方法。
  15. エッチング層内に特徴を設けるための方法であって、
    エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、これは、
    フォトレジスト層を提供することと、
    前記フォトレジスト層からフォトレジストマスクを形成することであって、前記犠牲パターン形成層が、前記フォトレジストマスクである、ことと、
    を含む、ことと、
    前記犠牲パターン形成層の前記ロジック領域を覆うことであって、前記アレイ領域を画定する前記犠牲パターン形成層の部分は覆われない、ことと、
    前記犠牲特徴内の前記フォトレジストマスク上に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
    側壁デポジション段階であって、
    デポジションガスを供給することと、
    前記デポジションガスからプラズマを形成することと、
    前記デポジションガスの流れを停止することと、
    を含む、側壁デポジション段階と、
    側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階であって、
    前記デポジションガスと異なるプロファイル成形ガスを供給することと、
    前記プロファイル成形ガスからプラズマを形成することと、
    前記プロファイル成形ガスの流れを停止することと、
    を含む、側壁プロファイル成形段階と、
    を含む、ことと、
    前記共形側壁間の前記犠牲パターン形成層の覆われていない部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
    前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことと、
    前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、ことと、
    を備える方法。
  16. 請求項15に記載の方法であって、
    前記犠牲パターン形成層を形成することは、さらに、前記フォトレジストマスクをトリミングすることを含む、方法。
  17. 請求項10に記載の方法であって、
    前記共形側壁は、前記犠牲層特徴の底面を基準に下から上にかけて88〜90度の角度を形成する、方法。
  18. 請求項1に記載の方法であって、
    前記共形側壁は、100℃未満の温度で形成される、方法。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271106B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR20080012055A (ko) * 2006-08-02 2008-02-11 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7914974B2 (en) * 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
US20080152823A1 (en) * 2006-12-20 2008-06-26 Lam Research Corporation Self-limiting plating method
US7794530B2 (en) * 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
WO2009085598A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Photoresist double patterning
KR20100106501A (ko) * 2007-12-21 2010-10-01 램 리써치 코포레이션 고 식각율 레지스트 마스크를 이용한 식각
WO2009085694A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Protective layer for implant photoresist
CN101971102B (zh) 2008-01-29 2012-12-12 布鲁尔科技公司 用来通过多次暗视场曝光对硬掩模进行图案化的在线法
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP5224919B2 (ja) * 2008-06-10 2013-07-03 株式会社東芝 半導体装置の製造方法
WO2009150870A1 (ja) * 2008-06-13 2009-12-17 東京エレクトロン株式会社 半導体装置の製造方法
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
JP2010087298A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
KR101045090B1 (ko) 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US8138092B2 (en) * 2009-01-09 2012-03-20 Lam Research Corporation Spacer formation for array double patterning
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR20110064661A (ko) * 2009-12-08 2011-06-15 삼성전자주식회사 반도체소자의 제조방법
US8222140B2 (en) * 2009-12-23 2012-07-17 Intel Corporation Pitch division patterning techniques
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
JP5330440B2 (ja) * 2011-03-23 2013-10-30 株式会社東芝 半導体装置の製造方法
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8802571B2 (en) * 2011-07-28 2014-08-12 Lam Research Corporation Method of hard mask CD control by Ar sputtering
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9349595B2 (en) * 2012-07-11 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
TWI487004B (zh) * 2013-03-01 2015-06-01 Winbond Electronics Corp 圖案化的方法及記憶體元件的形成方法
US9437479B2 (en) * 2013-11-19 2016-09-06 Applied Materials, Inc. Methods for forming an interconnect pattern on a substrate
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
KR102365159B1 (ko) * 2014-07-15 2022-02-18 삼성전자주식회사 커브된 터치 패널 및 이를 포함하는 표시 장치
US9184060B1 (en) * 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
KR102420150B1 (ko) 2015-08-19 2022-07-13 삼성전자주식회사 반도체 소자의 제조 방법
JP6748354B2 (ja) * 2015-09-18 2020-09-02 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤
US10529617B2 (en) 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
DE102017127124B4 (de) * 2017-09-29 2023-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern
CN109860041B (zh) * 2018-12-28 2020-12-29 芯创智(北京)微电子有限公司 一种集成电路精密图形制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237A (en) * 1980-09-05 1982-03-19 Nec Corp Manufacture of 2n doubling pattern
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
WO2002056358A2 (en) 2000-11-13 2002-07-18 Vram Technologies Llc Sidewalls as semiconductor etch stop and diffusion barrier
US6835665B2 (en) * 2002-03-06 2004-12-28 Hitachi High-Technologies Corporation Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
JP2004193400A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置の製造方法及びフォトマスク
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US20060249784A1 (en) * 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
US7422775B2 (en) * 2005-05-17 2008-09-09 Applied Materials, Inc. Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction

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