JP5048055B2 - エッチング層内に特徴を設けるための方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 110
- 238000005530 etching Methods 0.000 title claims description 79
- 229920002120 photoresistant polymer Polymers 0.000 claims description 72
- 230000008021 deposition Effects 0.000 claims description 67
- 238000000059 patterning Methods 0.000 claims description 30
- 238000007493 shaping process Methods 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 230000007261 regionalization Effects 0.000 claims description 12
- 238000009966 trimming Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000007789 gas Substances 0.000 description 91
- 238000000151 deposition Methods 0.000 description 55
- 238000012545 processing Methods 0.000 description 25
- 239000000463 material Substances 0.000 description 24
- 239000000758 substrate Substances 0.000 description 12
- 229910003481 amorphous carbon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000000654 additive Substances 0.000 description 4
- 230000000996 additive effect Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 229910052724 xenon Inorganic materials 0.000 description 3
- 241000699666 Mus <mouse, genus> Species 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 208000033999 Device damage Diseases 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 241000699670 Mus sp. Species 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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Description
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階と、
側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階と、
を含む、ことと、
前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間のギャップを通してエッチングされる、ことと、
を備え、
前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、
前記方法は、さらに、前記犠牲パターン形成層を形成した後に前記犠牲パターン形成層の前記ロジック領域を覆うことを備え、
前記犠牲パターン形成層の部分を選択除去することは、前記犠牲パターン形成層の覆われていない部分を除去する、方法である。
(2)本発明の他の形態としての方法は、エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、これは、
フォトレジスト層を提供することと、
前記フォトレジスト層からフォトレジストマスクを形成することであって、前記犠牲パターン形成層が、前記フォトレジストマスクである、ことと、
を含む、ことと、
前記犠牲パターン形成層の前記ロジック領域を覆うことであって、前記アレイ領域を画定する前記犠牲パターン形成層の部分は覆われない、ことと、
前記犠牲特徴内の前記フォトレジストマスク上に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階であって、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、側壁デポジション段階と、
側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階であって、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、側壁プロファイル成形段階と、
を含む、ことと、
前記共形側壁間の前記犠牲パターン形成層の覆われていない部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、ことと、
を備える方法である。
(3)本発明は、以下の適用例としても実現可能である。
[適用例1]
エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階と、
側壁プロファイル成形段階と、
を含む、ことと、
前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間のギャップを通してエッチングされる、ことと、
を備える方法。
[適用例2]
適用例1に記載の方法であって、
前記側壁デポジション段階は、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、方法。
[適用例3]
適用例1ないし2のいずれかに記載の方法であって、
前記側壁プロファイル成形段階は、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、方法。
[適用例4]
適用例1ないし3のいずれかに記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記エッチング層の上に犠牲層を形成することと、
前記犠牲層の上にパターン形成マスクを形成することと、
前記犠牲層内に犠牲特徴をエッチングすることと、
を含む、方法。
[適用例5]
適用例1ないし4のいずれかに記載の方法であって、
前記パターン形成マスクは、フォトレジストマスクであり、
前記犠牲パターン形成層を形成することは、さらに、前記フォトレジストマスクをトリミングすることを含む、方法。
[適用例6]
適用例1ないし5のいずれかに記載の方法であって、
前記犠牲パターン形成層を形成することは、さらに、前記犠牲層内に犠牲特徴をエッチングした後に前記フォトレジストマスクを除去することを含む、方法。
[適用例7]
適用例1ないし6のいずれかに記載の方法であって、
前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、
前記方法は、さらに、前記犠牲パターン形成層を形成した後に前記犠牲パターン形成層の前記ロジック領域を覆うことを備え、
前記犠牲パターン形成層の部分を選択除去することは、前記犠牲パターン形成層の覆われていない部分を除去する、方法。
[適用例8]
適用例7に記載の方法であって、さらに、
前記犠牲パターン形成層の部分を選択除去した後に、前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことを備える方法。
[適用例9]
適用例1ないし8のいずれかに記載の方法であって、さらに、
前記側壁と残りの前記犠牲パターン形成層の部分とを除去することを備える方法。
[適用例10]
適用例1ないし9のいずれかに記載の方法であって、
前記側壁は、デポジションされたシリコンからなる、方法。
[適用例11]
適用例1ないし10のいずれかに記載の方法であって、
前記側壁は、垂直側壁である、方法。
[適用例12]
適用例1ないし11のいずれかに記載の方法であって、
前記犠牲層は、非晶質炭素である、方法。
[適用例13]
適用例1ないし12のいずれかに記載の方法であって、
前記犠牲パターン形成層を形成することは、
第1の犠牲層と、第2の犠牲層と、エッチング停止スタックとを形成することであって、
前記エッチング層の上に前記第2の犠牲層を形成することと、
前記第2の犠牲層の上にエッチング停止層を形成することと、
前記エッチング停止層の上に前記第1の犠牲層を形成することと、
を含む、ことと、
前記第1の犠牲層の上にパターン形成マスクを形成することと、
前記第1の犠牲層内に犠牲特徴をエッチングすることと、
前記第1の犠牲層の前記犠牲特徴内に共形側壁を形成することと、
前記共形側壁間の前記第1の犠牲層の部分を選択除去し、前記第1の犠牲層の部分を除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層を形成するために前記第2の犠牲層内に特徴をエッチングすることと、
前記共形側壁を除去することと、
を含む、方法。
[適用例14]
適用例1ないし13のいずれかに記載の方法であって、
前記共形側壁を形成することは、水平表面に沿ってデポジションを形成しない、方法。
[適用例15]
エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定する、ことと、
前記犠牲パターン形成層の前記ロジック領域を覆うことであって、前記アレイ領域を画定する前記犠牲パターン形成層の部分は覆われない、ことと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階であって、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、側壁デポジション段階と、
側壁プロファイル成形段階であって、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、側壁プロファイル成形段階と、
を含む、ことと、
前記共形側壁間の前記犠牲パターン形成層の覆われていない部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、ことと、
を備える方法。
[適用例16]
適用例15に記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記エッチング層の上に犠牲層を形成することと、
前記犠牲層の上にフォトレジストマスクを形成することと、
前記フォトレジストマスクをトリミングすることと、
前記犠牲層内に犠牲特徴をエッチングすることと、
前記フォトレジストマスクを除去することと、
を含む、方法。
[適用例17]
エッチング層内に特徴を形成するための装置であって
プラズマ処理チャンバであって、
プラズマ処理チャンバエンクロージャを形成するチャンバ壁と、
前記プラズマ処理チャンバエンクロージャ内で基板を支えるための基板サポートと、
前記プラズマ処理チャンバエンクロージャ内の圧力を調整するための圧力レギュレータと、
プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給するための少なくとも1つの電極と、
前記プラズマ処理チャンバエンクロージャにガスを供給するためのガス入口と、
前記プラズマ処理チャンバエンクロージャからガスを排出するためのガス出口と、
を含む、プラズマ処理チャンバと、
前記ガス入口と流体接続しているガス源であって、
側壁デポジションガス源と、
側壁プロファイル成形ガス源と、
犠牲層除去ガス源と、
エッチング層エッチングガス源と、
を含む、ガス源と、
少なくとも1つのプロセッサと、コンピュータ可読媒体と、を含み、前記ガス源および前記少なくとも1つの電極に可制御式に接続されたコントローラと、
を備え、
前記コンピュータ可読媒体は、
犠牲特徴を有する犠牲パターン形成層をエッチング層の上に形成するためのコンピュータ可読コードであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定する、コンピュータ可読コードと、
前記犠牲特徴内に共形側壁を形成するためのコンピュータ可読コードであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階を実施するためのコンピュータ可読コードであって、
デポジションガスを供給するためのコンピュータ可読コードと、
前記デポジションガスからプラズマを形成するためのコンピュータ可読コードと、
前記デポジションガスの流れを停止するためのコンピュータ可読コードと、
を含む、コンピュータ可読コードと、
側壁プロファイル成形段階を提供するためのコンピュータ可読コードであって、
前記デポジションガスと異なるプロファイル成形ガスを供給するためのコンピュータ可読コードと、
前記プロファイル成形ガスからプラズマを形成するためのコンピュータ可読コードと、
前記プロファイル成形ガスの流れを停止するためのコンピュータ可読コードと、
を含む、コンピュータ可読コードと、
を含む、コンピュータ可読コードと、
前記共形側壁間の前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの共形側壁間にギャップを有するような前記共形側壁を残らせるためのコンピュータ可読コードと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングするためのコンピュータ可読コードであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、コンピュータ可読コードと、
を含む、装置。
本発明のこれらの特徴およびその他の特徴は、以下で、本発明の詳細な説明において、添付の図面と関連させながらさらに詳細に説明される。
Claims (18)
- エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することと、
前記犠牲特徴内に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階と、
側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階と、
を含む、ことと、
前記犠牲パターン形成層の部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間のギャップを通してエッチングされる、ことと、
を備え、
前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、
前記方法は、さらに、前記犠牲パターン形成層を形成した後に前記犠牲パターン形成層の前記ロジック領域を覆うことを備え、
前記犠牲パターン形成層の部分を選択除去することは、前記犠牲パターン形成層の覆われていない部分を除去する、方法。 - 請求項1に記載の方法であって、
前記側壁デポジション段階は、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、方法。 - 請求項2に記載の方法であって、
前記側壁プロファイル成形段階は、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、方法。 - 請求項3に記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記エッチング層の上に犠牲層を形成することと、
前記犠牲層の上にパターン形成マスクを形成することと、
前記犠牲層内に犠牲特徴をエッチングすることと、
を含む、方法。 - 請求項4に記載の方法であって、
前記パターン形成マスクは、フォトレジストマスクであり、前記犠牲パターン形成層を形成することは、さらに、前記フォトレジストマスクをトリミングすることを含む、方法。 - 請求項5に記載の方法であって、
前記犠牲パターン形成層を形成することは、さらに、前記犠牲層内に犠牲特徴をエッチングした後に前記フォトレジストマスクを除去することを含む、方法。 - 請求項1に記載の方法であって、さらに、
前記犠牲パターン形成層の部分を選択除去した後に、前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことを備える方法。 - 請求項7に記載の方法であって、さらに、
前記側壁と残りの前記犠牲パターン形成層の部分とを除去することを備える方法。 - 請求項8に記載の方法であって、
前記側壁は、デポジションされたシリコンからなる、方法。 - 請求項9に記載の方法であって、
前記側壁は、実質的に垂直な傾斜を有する、方法。 - 請求項1に記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記エッチング層の上にフォトレジスト層を形成することと、
パターン形成フォトレジストマスクを形成するために、前記フォトレジスト層をパターン形成することであって、前記パターン形成フォトレジストマスクは、前記犠牲パターン形成層であり、前記共形側壁は、前記フォトレジストマスク上に形成される、ことと、
を含む、方法。 - 請求項3に記載の方法であって、
前記犠牲パターン形成層を形成することは、
第1の犠牲層と、第2の犠牲層と、エッチング停止スタックとを形成することであって、
前記エッチング層の上に前記第2の犠牲層を形成することと、
前記第2の犠牲層の上にエッチング停止層を形成することと、
前記エッチング停止層の上に前記第1の犠牲層を形成することと、
を含む、ことと、
前記第1の犠牲層の上にパターン形成マスクを形成することと、
前記第1の犠牲層内に犠牲特徴をエッチングすることと、
前記第1の犠牲層の前記犠牲特徴内に共形側壁を形成することと、
前記共形側壁間の前記第1の犠牲層の部分を選択除去し、前記第1の犠牲層の部分を除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層を形成するために前記第2の犠牲層内に特徴をエッチングすることと、
前記共形側壁を除去することと、
を含む、方法。 - 請求項1に記載の方法であって、
前記犠牲パターン形成層を形成することは、
前記犠牲層の上にフォトレジストマスクを形成することと、
前記フォトレジストマスクをトリミングすることであって、前記フォトレジストマスクは前記犠牲層であり、前記共形側壁は、前記フォトレジストマスク上に形成される、ことと、
を含む、方法。 - 請求項1に記載の方法であって、
前記共形側壁を形成することは、水平表面に沿ってデポジションを形成しない、方法。 - エッチング層内に特徴を設けるための方法であって、
エッチング層の上に、犠牲特徴を有する犠牲パターン形成層を形成することであって、前記犠牲パターン形成層は、アレイ領域およびロジック領域を画定し、これは、
フォトレジスト層を提供することと、
前記フォトレジスト層からフォトレジストマスクを形成することであって、前記犠牲パターン形成層が、前記フォトレジストマスクである、ことと、
を含む、ことと、
前記犠牲パターン形成層の前記ロジック領域を覆うことであって、前記アレイ領域を画定する前記犠牲パターン形成層の部分は覆われない、ことと、
前記犠牲特徴内の前記フォトレジストマスク上に共形側壁を形成することであって、少なくとも2サイクルの側壁形成プロセスを含み、各サイクルは、
側壁デポジション段階であって、
デポジションガスを供給することと、
前記デポジションガスからプラズマを形成することと、
前記デポジションガスの流れを停止することと、
を含む、側壁デポジション段階と、
側壁のプロファイルを垂直プロファイルに成形する側壁プロファイル成形段階であって、
前記デポジションガスと異なるプロファイル成形ガスを供給することと、
前記プロファイル成形ガスからプラズマを形成することと、
前記プロファイル成形ガスの流れを停止することと、
を含む、側壁プロファイル成形段階と、
を含む、ことと、
前記共形側壁間の前記犠牲パターン形成層の覆われていない部分を選択除去し、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間にギャップを有するような前記共形側壁を残らせることと、
前記犠牲パターン形成層の前記ロジック領域の覆いを取り除くことと、
前記共形側壁をエッチングマスクとして使用して、前記エッチング層内に特徴をエッチングすることであって、前記エッチング層内の前記特徴は、前記犠牲パターン形成層の部分を選択除去されたところの前記共形側壁間の前記ギャップを通してエッチングされる、ことと、
を備える方法。 - 請求項15に記載の方法であって、
前記犠牲パターン形成層を形成することは、さらに、前記フォトレジストマスクをトリミングすることを含む、方法。 - 請求項10に記載の方法であって、
前記共形側壁は、前記犠牲層特徴の底面を基準に下から上にかけて88〜90度の角度を形成する、方法。 - 請求項1に記載の方法であって、
前記共形側壁は、100℃未満の温度で形成される、方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/432,194 | 2006-05-10 | ||
US11/432,194 US7429533B2 (en) | 2006-05-10 | 2006-05-10 | Pitch reduction |
PCT/US2007/010508 WO2007133442A1 (en) | 2006-05-10 | 2007-04-30 | Pitch reduction |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009536787A JP2009536787A (ja) | 2009-10-15 |
JP5048055B2 true JP5048055B2 (ja) | 2012-10-17 |
Family
ID=38596323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009509652A Expired - Fee Related JP5048055B2 (ja) | 2006-05-10 | 2007-04-30 | エッチング層内に特徴を設けるための方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7429533B2 (ja) |
EP (1) | EP2018661A1 (ja) |
JP (1) | JP5048055B2 (ja) |
KR (1) | KR101353239B1 (ja) |
CN (1) | CN101496141B (ja) |
TW (1) | TWI419224B (ja) |
WO (1) | WO2007133442A1 (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7271106B2 (en) * | 2004-08-31 | 2007-09-18 | Micron Technology, Inc. | Critical dimension control for integrated circuits |
US7695632B2 (en) * | 2005-05-31 | 2010-04-13 | Lam Research Corporation | Critical dimension reduction and roughness control |
US7682516B2 (en) * | 2005-10-05 | 2010-03-23 | Lam Research Corporation | Vertical profile fixing |
US7488685B2 (en) * | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
KR20080012055A (ko) * | 2006-08-02 | 2008-02-11 | 주식회사 하이닉스반도체 | 마스크 패턴 형성 방법 |
US7914974B2 (en) * | 2006-08-18 | 2011-03-29 | Brewer Science Inc. | Anti-reflective imaging layer for multiple patterning process |
US20080152823A1 (en) * | 2006-12-20 | 2008-06-26 | Lam Research Corporation | Self-limiting plating method |
US7794530B2 (en) * | 2006-12-22 | 2010-09-14 | Lam Research Corporation | Electroless deposition of cobalt alloys |
US7521358B2 (en) * | 2006-12-26 | 2009-04-21 | Lam Research Corporation | Process integration scheme to lower overall dielectric constant in BEoL interconnect structures |
US8980756B2 (en) | 2007-07-30 | 2015-03-17 | Micron Technology, Inc. | Methods for device fabrication using pitch reduction |
WO2009085598A2 (en) * | 2007-12-21 | 2009-07-09 | Lam Research Corporation | Photoresist double patterning |
KR20100106501A (ko) * | 2007-12-21 | 2010-10-01 | 램 리써치 코포레이션 | 고 식각율 레지스트 마스크를 이용한 식각 |
WO2009085694A2 (en) * | 2007-12-21 | 2009-07-09 | Lam Research Corporation | Protective layer for implant photoresist |
CN101971102B (zh) | 2008-01-29 | 2012-12-12 | 布鲁尔科技公司 | 用来通过多次暗视场曝光对硬掩模进行图案化的在线法 |
US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
US10151981B2 (en) * | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
JP5224919B2 (ja) * | 2008-06-10 | 2013-07-03 | 株式会社東芝 | 半導体装置の製造方法 |
WO2009150870A1 (ja) * | 2008-06-13 | 2009-12-17 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
US8409457B2 (en) * | 2008-08-29 | 2013-04-02 | Micron Technology, Inc. | Methods of forming a photoresist-comprising pattern on a substrate |
JP2010087298A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 半導体装置の製造方法 |
KR101045090B1 (ko) | 2008-11-13 | 2011-06-29 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
US9640396B2 (en) | 2009-01-07 | 2017-05-02 | Brewer Science Inc. | Spin-on spacer materials for double- and triple-patterning lithography |
US8138092B2 (en) * | 2009-01-09 | 2012-03-20 | Lam Research Corporation | Spacer formation for array double patterning |
US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
KR20110064661A (ko) * | 2009-12-08 | 2011-06-15 | 삼성전자주식회사 | 반도체소자의 제조방법 |
US8222140B2 (en) * | 2009-12-23 | 2012-07-17 | Intel Corporation | Pitch division patterning techniques |
US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
JP5330440B2 (ja) * | 2011-03-23 | 2013-10-30 | 株式会社東芝 | 半導体装置の製造方法 |
US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US8802571B2 (en) * | 2011-07-28 | 2014-08-12 | Lam Research Corporation | Method of hard mask CD control by Ar sputtering |
US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US9349595B2 (en) * | 2012-07-11 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing semiconductor devices |
CN103839781B (zh) * | 2012-11-21 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体精细图案的形成方法 |
TWI487004B (zh) * | 2013-03-01 | 2015-06-01 | Winbond Electronics Corp | 圖案化的方法及記憶體元件的形成方法 |
US9437479B2 (en) * | 2013-11-19 | 2016-09-06 | Applied Materials, Inc. | Methods for forming an interconnect pattern on a substrate |
JP6151215B2 (ja) * | 2014-05-15 | 2017-06-21 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
KR102365159B1 (ko) * | 2014-07-15 | 2022-02-18 | 삼성전자주식회사 | 커브된 터치 패널 및 이를 포함하는 표시 장치 |
US9184060B1 (en) * | 2014-11-14 | 2015-11-10 | Lam Research Corporation | Plated metal hard mask for vertical NAND hole etch |
KR102420150B1 (ko) | 2015-08-19 | 2022-07-13 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
JP6748354B2 (ja) * | 2015-09-18 | 2020-09-02 | セントラル硝子株式会社 | ドライエッチング方法及びドライエッチング剤 |
US10529617B2 (en) | 2017-09-29 | 2020-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal routing with flexible space formed using self-aligned spacer patterning |
DE102017127124B4 (de) * | 2017-09-29 | 2023-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern |
CN109860041B (zh) * | 2018-12-28 | 2020-12-29 | 芯创智(北京)微电子有限公司 | 一种集成电路精密图形制备方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5748237A (en) * | 1980-09-05 | 1982-03-19 | Nec Corp | Manufacture of 2n doubling pattern |
JPS6435916A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Formation of fine pattern |
WO2002056358A2 (en) | 2000-11-13 | 2002-07-18 | Vram Technologies Llc | Sidewalls as semiconductor etch stop and diffusion barrier |
US6835665B2 (en) * | 2002-03-06 | 2004-12-28 | Hitachi High-Technologies Corporation | Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method |
US6713396B2 (en) * | 2002-04-29 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method of fabricating high density sub-lithographic features on a substrate |
US20040161946A1 (en) * | 2002-06-24 | 2004-08-19 | Hsin-Yi Tsai | Method for fluorocarbon film depositing |
US7169695B2 (en) | 2002-10-11 | 2007-01-30 | Lam Research Corporation | Method for forming a dual damascene structure |
US6902991B2 (en) * | 2002-10-24 | 2005-06-07 | Advanced Micro Devices, Inc. | Semiconductor device having a thick strained silicon layer and method of its formation |
JP2004193400A (ja) * | 2002-12-12 | 2004-07-08 | Toshiba Corp | 半導体装置の製造方法及びフォトマスク |
US7250371B2 (en) | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7087532B2 (en) * | 2004-09-30 | 2006-08-08 | International Business Machines Corporation | Formation of controlled sublithographic structures |
US7271107B2 (en) | 2005-02-03 | 2007-09-18 | Lam Research Corporation | Reduction of feature critical dimensions using multiple masks |
US20070026682A1 (en) * | 2005-02-10 | 2007-02-01 | Hochberg Michael J | Method for advanced time-multiplexed etching |
US20060249784A1 (en) * | 2005-05-06 | 2006-11-09 | International Business Machines Corporation | Field effect transistor device including an array of channel elements and methods for forming |
US7422775B2 (en) * | 2005-05-17 | 2008-09-09 | Applied Materials, Inc. | Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing |
US7696101B2 (en) | 2005-11-01 | 2010-04-13 | Micron Technology, Inc. | Process for increasing feature density during the manufacture of a semiconductor device |
US7390749B2 (en) | 2005-11-30 | 2008-06-24 | Lam Research Corporation | Self-aligned pitch reduction |
-
2006
- 2006-05-10 US US11/432,194 patent/US7429533B2/en not_active Expired - Fee Related
-
2007
- 2007-04-30 KR KR1020087030006A patent/KR101353239B1/ko active IP Right Grant
- 2007-04-30 CN CN2007800262623A patent/CN101496141B/zh active Active
- 2007-04-30 JP JP2009509652A patent/JP5048055B2/ja not_active Expired - Fee Related
- 2007-04-30 WO PCT/US2007/010508 patent/WO2007133442A1/en active Application Filing
- 2007-04-30 EP EP07794441A patent/EP2018661A1/en not_active Withdrawn
- 2007-05-07 TW TW096116156A patent/TWI419224B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR101353239B1 (ko) | 2014-01-17 |
JP2009536787A (ja) | 2009-10-15 |
WO2007133442A1 (en) | 2007-11-22 |
EP2018661A1 (en) | 2009-01-28 |
KR20090009312A (ko) | 2009-01-22 |
TWI419224B (zh) | 2013-12-11 |
US20070264830A1 (en) | 2007-11-15 |
CN101496141A (zh) | 2009-07-29 |
TW200746296A (en) | 2007-12-16 |
US7429533B2 (en) | 2008-09-30 |
CN101496141B (zh) | 2011-04-06 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100409 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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