CN109860041B - 一种集成电路精密图形制备方法 - Google Patents
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Abstract
本发明公开了一种集成电路精密图形制备方法，包括，(S1)通过光刻和刻蚀在第一层介质中制备出大节距的带有硬掩模的沟槽或圆形通孔结构；(S2)通过等离子体刻蚀工艺，在所述沟槽或圆形通孔结构底部侧壁位置的第二层介质的硬掩模上形成微沟槽；(S3)去除所述第一层介质；(S4)通过等离子体刻蚀工艺，在所述第二层介质的硬掩模上形成的微沟槽处，将第二层介质的硬掩模打开；(S5)在第二层介质中制备出小节距的沟槽或圆形通孔结构。该方法通过调整等离子体的工艺参数，可以控制优化刻蚀剖面的形状，其工艺简单，成本低廉，有利于高端芯片的应用推广。
Description
技术领域
本发明属于微电子集成电路领域，涉及集成电路芯片制造中的精密图形转移技术，具体涉及集成电路芯片需要在多重曝光技术进行图形制备时的一种精密图形制备方法。
背景技术
在集成电路和芯片制造领域，有些芯片需要通过大量的图形转移工艺流程，将设计版图转移到硅片上去。图形转移工艺是主要利用光学-化学反应原理和化学、物理刻蚀方法，将电路图形传递到单晶表面或介质层上，形成有效图形窗口或功能图形的工艺技术。随着集成电路的特征尺寸越来越小，当下主流的193纳米波长的光源进行光刻时，需要采用多重曝光工艺技术来转移节距50多纳米的图形。国际主流从32纳米技术节点开始逐步采用双曝光工艺技术对关键层图形进行曝光。目前先进主流技术14纳米技术节点，采用双曝光的层数达十层以上。
双重成像的思路是将图像分两批分别成像。对于两次曝光，它需要先曝光一批线路，然后在执行其他工艺步骤之前，将曝光图案移到邻近地方，对第二批线路进行曝光，两次曝光是在同样的光刻胶上进行的，但使用不同的掩模版。虽然两次曝光速度比两次图形曝光快，但关键是找到一种非线性光刻胶——这种光刻胶的化学特性能够吸收来自邻近曝光的弱光，又不会形成图案。二次曝光技术，是EUV(极紫外光刻)的替代计划。简单来说就是先蚀刻一次，清洗，然后再蚀刻一次。这种技术目的在于解决目前EUV刻深不足的问题。传统曝光都可以使用这项技术，但是二次曝光挑战就是清洗和界面。因为第一次刻蚀之后清洗出来的底面是绝对不可能平整的，这会极大得影响第二次刻蚀的质量。另外DP(双重图形)技术比较合适处理周期明显的图形，实际应用中有些图像形状的成型仍然非常困难。比如电路中用于连接各层电路的过孔(Via)结构，由于其分布状况通常没有周期性，因此很难用DP技术来刻制。更重要的是，DP技术实现的成本是很高的。这是因为高端芯片制造过程中，光刻工艺在整个生产线的建设和运营成本近半，参见“集成电路产业全书，王阳元著，电子工业出版社，2018年出版，938-940”。
目前主流的双曝光技术主要有两种：LELE(光刻、刻蚀、光刻、刻蚀)和SADP(自对准双重曝光)。双重和多重曝光的成本和技术复杂度是摩尔定律向前发展的主要瓶颈。传统的缩小节距的图形转换通过双重曝光和多重曝光得到。然而，每增加一次曝光工艺，图形转移工艺成本就需要增加一倍。为了在高端芯片的关键层实现更小的节距，多重曝光使得高端芯片的制造成本指数上升。加州伯克利大学工学院院长Tsu-Jae King Liu教授发明了一种“倾斜离子注入法制备硬掩模”的技术可以替代双图形曝光工艺技术，成本可以大幅下降。
发明内容
本发明的目的在于针对现有技术中双重曝光或多重曝光工艺成本高的缺陷，提供一种利用等离子体特性进行集成电路精密图形制备的方法，用于制备小节距的硬掩模结构，简化工艺流程，降低制造成本。
本发明的技术方案如下：一种集成电路精密图形制备方法，包括如下步骤：
(S1)通过光刻和刻蚀在第一层介质中制备出大节距的带有硬掩模的沟槽或圆形通孔结构；
(S2)通过等离子体刻蚀工艺，在所述沟槽或圆形通孔结构底部侧壁位置的第二层介质的硬掩模上形成微沟槽；
(S3)去除所述第一层介质；
(S4)通过等离子体刻蚀工艺，在所述第二层介质的硬掩模上形成的微沟槽处，将第二层介质的硬掩模打开；
(S5)在第二层介质中制备出小节距的沟槽或圆形通孔结构。
进一步，如上所述的集成电路精密图形制备方法，其中，所述的第一层介质和第二层介质可以为SiO2，SiN或其他非导体。
进一步，如上所述的集成电路精密图形制备方法，其中，步骤(S1)中在所述第一层介质中制备的沟槽或圆形通孔的纵横比大于等于2。
进一步，如上所述的集成电路精密图形制备方法，其中，在步骤(S2)中，采用高密度和高电离率的等离子体进行刻蚀，刻蚀气体为氟基放电气体；所述氟基放电气体为氟基气体和氩气的混合气体。
更进一步，步骤(S2)中等离子体刻蚀的输入射频功率1-10kW,等离子体电子温度1-10eV，等离子体密度1015-1018/m3，电离率10-7-10-4。
进一步，如上所述的集成电路精密图形制备方法，其中，通过在步骤(S1)中调整所述沟槽或圆形通孔的纵横比，以及在步骤(S2)中调整等离子体的电子温度，来加强所述微沟槽的产生。
进一步，如上所述的集成电路精密图形制备方法，其中，步骤(S3)中采用化学机械研磨工艺将所述第一层介质去除。
进一步，如上所述的集成电路精密图形制备方法，其中，步骤(S4)中采用氟基等离子体刻蚀工艺。
进一步，如上所述的集成电路精密图形制备方法，其中，步骤(S5)中所述的小节距比步骤(S1)中所述大节距缩小1/3以上。
进一步，如上所述的集成电路精密图形制备方法，其中，可以对该方法的操作步骤进行多次重复，从而进一步缩小集成电路图形的节距。
本发明的有益效果如下：本发明提出的利用等离子体特性进行集成电路精密图形制备的方法，通过调整等离子体的工艺参数，可以控制优化刻蚀剖面的形状，其工艺简单，成本低廉，有利于高端芯片的应用推广。通常只要依靠芯片生产线上现有的工艺设备，通过工艺参数优化调制就可以制备出节距缩小1/3以上的硬掩模，从而实现缩小节距的图形转移。
附图说明
图1为本发明的集成电路精密图形制备方法的流程图；
图2为等离子体刻蚀产生微沟槽的机理示意图；
图3为沟槽的纵横比与电压分布关系示意图；
图4为沟槽的纵横比与电压值的关系曲线图；图中，电子温度为3eV时，沟槽纵横比为4时，底部电压为-20V；
图5为本发明具体实施例中小节距沟槽的制备工艺流程示意图。
具体实施方式
下面结合附图与具体实施例对本发明做进一步的详细说明。
本发明提出了一种利用等离子体特性在介质中制造精细沟槽或圆形通孔的方法。在等离子体刻蚀工艺中，由于等离子体的壳层电压作用，在底部经常产生一些细微的沟槽，通过调整等离子体的工艺参数，可以控制优化刻蚀剖面的形状，可参见“等离子体放电原理与材料处理，Michael A.Lieberman&Allan J.Lichtenberg著，浦以康译，中国科学出版社2007，p.40”。
以图2中显示的情况为例，等离子体刻蚀工艺在介质中形成所示剖面形状的主要机理在于，等离子体刻蚀工艺过程中介质表面会有大量的负电子e累积，而离子i将趋于累积在沟槽或通孔的底部，从而导致刻蚀等离子体的正电离子在轰击介质时轨迹偏移为各向异性。靠近侧壁部分的离子轰击流量远大于中间区域。使得等离子体刻蚀率在侧壁附近远大于中间区域。因此，就会形成图2中所示的凸型底部剖面。根据相关研究，该凸型底部剖面的形成程度又与沟槽的纵横比以及等离子体的电子温度有关。
沟槽的纵横比是指沟槽的深度与沟槽宽度的比值，在等离子体刻蚀工艺中，纵横比的大小决定了空间的电压分布。如图3所示，较高的纵横比可以产生较大的电压差。在图3中，左侧沟槽的宽度小于右侧沟槽的宽度，而二者的深度相同，因此，左侧沟槽的纵横比明显大于右侧沟槽的纵横比。根据具体试验得出的图3中所示的电压分布，左侧沟槽的底部电压与顶部电压相差20V左右，而右侧沟槽的底部电压与顶部电压只相差5V左右。这意味着，较高的纵横比可以产生较大的电压差，从而使得离子更倾向于轰击沟槽底部靠近侧壁的部分，加剧侧壁处微沟槽的产生。
图4显示了通过理论计算，当电子温度为3eV时，介质表面的电压大约为-28V，当沟槽的纵横比为4时，底部的电压为-20V。参见“吴汉明,邝亚镭,‘0.13μm铜连线技术中的双镶嵌刻蚀工艺中的电荷效应研究’,电子工业专用设备2003年第32卷第06期”。
根据以上的理论分析，本发明提出了一种集成电路精密图形制备方法，该方法利用了等离子体刻蚀工艺的上述特性，通过对等离子体的电子温度和刻蚀剖面纵横比的调试，可以在介质的沟槽中得到如图2所示的加强的凸型底部剖面。其中等离子体电子温度由压力、RF功率特性和等离子体化学成分决定。
如图1所示，本发明提供的集成电路精密图形制备方法，包括如下步骤：
(S1)按照传统的图形转移技术，通过光刻和刻蚀在第一层介质中制备出大节距的带有硬掩模的沟槽或圆形通孔结构；
(S2)通过等离子体刻蚀工艺，在所述沟槽或圆形通孔结构底部侧壁位置的第二层介质的硬掩模上形成微沟槽；
(S3)去除所述第一层介质；
(S4)通过等离子体刻蚀工艺，在所述第二层介质的硬掩模上形成的微沟槽处，将第二层介质的硬掩模打开；
(S5)在第二层介质中制备出小节距的沟槽或圆形通孔结构。
该方法的介质可以为SiO2，SiN或其他非导体，等离子体刻蚀需要高密度和高电离率的等离子体，等离子体刻蚀的输入射频功率1-10kW,等离子体电子温度1-10eV，等离子体密度1015-1018/m3，电离率10-7-10-4，刻蚀气体为氟基放电气体(氟基气体和氩气的混合气体)。由于在等离子体刻蚀工艺中，沟槽纵横比的大小决定了空间的电压分布，因此，第一层介质中制备的大节距沟槽或圆形通孔的纵横比可以大于或等于2，等离子体电子温度可以在1-10eV范围。该方法在第二层介质中制备出的沟槽或圆形通孔的节距能够比第一层介质中形成的沟槽或圆形通孔的节距缩小1/3以上。
上述方法最大特点和效果就是工艺简单，成本低廉，有利于高端芯片的应用推广，通常只要依靠芯片生产线上现有的工艺设备，通过工艺参数优化调整就可以制备出节距明显缩小的硬掩模。重复上述方法可以进一步缩小图形的节距。
图5显示了本发明的一个具体实施例，在介质中制造小节距沟槽的工艺流程。
图5的实例中介质的硬掩模用SiN材料，厚度可以30-50纳米，初始工艺中图形的节距可以是80纳米左右。通过高密度等离子体刻蚀，得到了图5中的剖面形状。最后用各向同性的等离子体或稀释的HF溶液刻蚀，制备出节距缩小1/3的硬掩模结构。具体工艺方法如下：
第一步：按照传统的图形转移技术，通过光刻和刻蚀在第一层介质SiO2中制备出大节距的带有SiN硬掩模(约50纳米)的沟槽或者圆形通孔结构。该沟槽或者圆形通孔的底部为第二层介质的SiN硬掩模。本实施例中沟槽或者圆形通孔的纵横比取4。
第二步：通过高密度(1015/M3<Nelectron<1018/M3)和高电离率(10-7<Rioniz<10-4)的等离子体刻蚀工艺，在第一层介质的沟槽或者圆形通孔的底部侧壁处形成微沟槽。该微沟槽在第二层介质的SiN硬掩模周边形成，从而使第二层介质的SiN硬掩模的剖面具有图中所示的凸面形状。该步骤中等离子体刻蚀工艺采用氟基放电气体(氟基气体和氩气的混合气体)，输入射频功率5kW，需要等离子体电子温度3eV以上，等离子体密度约1017/m3。
第三步：采用化学机械研磨(CMP)的工艺技术将第一层介质SiO2去除掉，形成平面的SiN硬掩模雏形。
第四步：通过氟基等离子体刻蚀工艺，在第二层介质的SiN硬掩模上形成的微沟槽处打开SiN硬掩模，此处硬掩模的节距比第一步中在第一层介质的SiN硬掩模上形成的节距明显减小。氟基等离子体刻蚀工艺可以采用SF6或CFx放电气体，加上少量(约2％)的氩气，适当调整基片的偏压就可以取得预期效果。
第五步：采用与第一步类似的等离子体刻蚀工艺或者稀释的HF溶液刻蚀，得到小节距的沟槽或圆形通孔结构，该小节距的沟槽比第一步中大节距的沟槽节距缩小了1/3，从而实现了缩小节距的图形转换。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种集成电路精密图形制备方法，包括如下步骤：
(S1)通过光刻和刻蚀在第一层介质中制备出大节距的带有硬掩模的沟槽或圆形通孔结构；
(S2)通过等离子体刻蚀工艺，在所述沟槽或圆形通孔结构底部侧壁位置的第二层介质的硬掩模上形成微沟槽；通过调整所述沟槽或圆形通孔的纵横比，以及调整等离子体的电子温度，来加强所述微沟槽的产生；
(S3)去除所述第一层介质；
(S4)通过等离子体刻蚀工艺，在所述第二层介质的硬掩模上形成的微沟槽处，将第二层介质的硬掩模打开；
(S5)在第二层介质中制备出小节距的沟槽或圆形通孔结构。
2.如权利要求1所述的集成电路精密图形制备方法，其特征在于：所述的第一层介质和第二层介质为SiO2，SiN或其他非导体。
3.如权利要求1所述的集成电路精密图形制备方法，其特征在于：步骤(S1)中在所述第一层介质中制备的沟槽或圆形通孔的纵横比大于等于2。
4.如权利要求1所述的集成电路精密图形制备方法，其特征在于：在步骤(S2)中，采用高密度和高电离率的等离子体进行刻蚀，刻蚀气体为氟基放电气体；所述氟基放电气体为氟基气体和氩气的混合气体。
5.如权利要求4所述的集成电路精密图形制备方法，其特征在于：步骤(S2)中等离子体刻蚀的输入射频功率1-10kW,等离子体电子温度1-10eV，等离子体密度1015-1018/m3，电离率10-7-10-4。
6.如权利要求1所述的集成电路精密图形制备方法，其特征在于：步骤(S3)中采用化学机械研磨工艺将所述第一层介质去除。
7.如权利要求1所述的集成电路精密图形制备方法，其特征在于：步骤(S4)中采用氟基等离子体刻蚀工艺。
8.如权利要求1所述的集成电路精密图形制备方法，其特征在于：步骤(S5)中所述的小节距比步骤(S1)中所述大节距缩小1/3以上。
9.如权利要求1所述的集成电路精密图形制备方法，其特征在于：可以对该方法的操作步骤进行多次重复，从而进一步缩小集成电路图形的节距。
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