TWI609237B - 形成用於半導體元件之目標圖案的方法 - Google Patents

形成用於半導體元件之目標圖案的方法 Download PDF

Info

Publication number
TWI609237B
TWI609237B TW104139759A TW104139759A TWI609237B TW I609237 B TWI609237 B TW I609237B TW 104139759 A TW104139759 A TW 104139759A TW 104139759 A TW104139759 A TW 104139759A TW I609237 B TWI609237 B TW I609237B
Authority
TW
Taiwan
Prior art keywords
layer
copolymer
component polymer
forming
pattern
Prior art date
Application number
TW104139759A
Other languages
English (en)
Other versions
TW201640221A (zh
Inventor
曾晉沅
洪繼正
陳俊光
羅冠昕
劉如淦
高蔡勝
林緯良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201640221A publication Critical patent/TW201640221A/zh
Application granted granted Critical
Publication of TWI609237B publication Critical patent/TWI609237B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0645—Block copolymer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

形成用於半導體元件之目標圖案的方法
半導體積體電路(integrated circuit，IC)工業已經歷指數增長。IC材料及設計中的技術進步已產生多代IC，其中各代IC具有比上代更小及更複雜之電路。基本上，在IC演變過程中的功能密度(亦即，單位晶片面積互連元件的數目)已經增加，同時幾何尺寸(亦即，可使用製造製程形成之最小元件(或接線))已經縮減。此比例縮小的過程基本上係藉由增加生產效率及降低有關成本來提供益處，但是，這樣的比例縮小亦增加了處理及製造IC之複雜度。
例如，當光學微影技術(optical lithography)接近其工藝及經濟極限時，出現一種定向自組裝(DSA)製程作為用於圖案化密集特徵之潛在候選製程。當遇到目前製造之限制時，DSA製程可利用材料(諸如嵌段共聚物)之自組裝性質以達到奈米尺度尺寸。典型的DSA製程需要一導引圖案來「導引」自組裝製程。導引圖案之均勻性及精確性大大地影響自組裝聚合物特徵之品質以及最終的圖案密度。因此，需要具有精確之臨界尺寸(critical dimension，CD)的導引圖案。
本發明之一態樣為一種形成用於一半導體元件之一目標圖案之方法，方法包含：接收一基板；藉由執行包括一第一定向自組裝製程之一製程在基板上形成一導引圖案，其中第一DSA製程導致在基板上形成一第一共聚物層，第一共聚物層包括一第一成分聚合物及一第二成分聚合物，且導引圖案對應於第一成分聚合物；以及使用導引圖案在基板上執行一第二DSA製程。
100‧‧‧方法
102、104、106、108、110‧‧‧操作
200‧‧‧方法
202、204、206、208、210、212、214、216、218、220、222‧‧‧操作
300‧‧‧元件
302‧‧‧基板
304‧‧‧層
306‧‧‧層
306'‧‧‧經圖案化之層
308‧‧‧層
310‧‧‧層
310'‧‧‧經圖案化之層
312‧‧‧層
312'‧‧‧光阻層
313‧‧‧溝道
314‧‧‧共聚物材料
316‧‧‧共聚物層
316A‧‧‧第一成分共聚物
316B‧‧‧第二成分共聚物
318‧‧‧溝道
320‧‧‧聚合物材料層
322‧‧‧共聚物層
322'‧‧‧經圖案化之共聚物層
322A‧‧‧第一成分共聚物
322B‧‧‧第二成分共聚物
324‧‧‧溝道
400‧‧‧方法
402、404、406、408、410、412、414、416、418、420‧‧‧操作
500‧‧‧元件
502‧‧‧基板
504‧‧‧材料層
506‧‧‧材料層
506'‧‧‧圖案化之材料層
510‧‧‧第一層
512‧‧‧第二層
513‧‧‧溝道
514‧‧‧共聚物材料
516‧‧‧共聚物層
516A‧‧‧成分聚合物
516B‧‧‧成分聚合物
520‧‧‧第三層
522‧‧‧共聚物材料層
524‧‧‧共聚物層
524A‧‧‧成分聚合物
524B‧‧‧成分聚合物
600‧‧‧方法
602、604、606、608、610、612、614‧‧‧操作
700‧‧‧元件
702‧‧‧基板
704‧‧‧材料層
706‧‧‧材料層
708‧‧‧材料層
710‧‧‧層
710'‧‧‧層
712‧‧‧共聚物材料
714‧‧‧共聚物層
714'‧‧‧圖案化之共聚物層
714A‧‧‧成分聚合物
714B‧‧‧成分聚合物
716‧‧‧溝道
720‧‧‧共聚物層
720A‧‧‧成分聚合物
720B‧‧‧成分聚合物
搭配相對應的圖示閱讀下列詳細的敘述，可以更清晰地瞭解本揭示案，應該注意的是，根據在工業中的標準慣例，多種特徵並不會依實際的尺寸來繪製，事實上，為了更清楚地進行討論，多種特徵的尺寸可能被任意的增大或縮小。
第1圖繪示根據本揭示案之多個態樣製造半導體元件之方法的流程圖；第2A圖及第2B圖繪示根據第1圖之方法之實施例製造半導體元件之方法的流程圖；第3A至第3M圖為根據一些實施例，根據第2A圖及第2B圖之方法形成半導體元件之剖面圖；第4A圖及第4B圖繪示根據第1圖之方法之另一實施例製造半導體元件之方法的流程圖； 第5A圖至第5J圖為根據一些實施例，根據第4A圖及第4B圖之方法形成半導體元件之剖面圖；第6A圖及第6B圖繪示根據第1圖之方法之實施例製造半導體元件之方法的流程圖；以及第7A圖至第7H圖為根據一些實施例，根據第6A圖及第6B圖之方法形成半導體元件之透視圖。
以下揭示案提供用於實施所提供之標的物之不同特徵的許多不同實施例或範例。在下文描述元件及佈置之特定範例，以簡化本揭示案。當然，此等僅為範例，而不意欲為限制。例如，在以下描述中，第一特徵形成於第二特徵之上方或上面包括以下實施例：第一及第二特徵以直接接觸的方式形成；及在第一特徵與第二特徵之間形成額外的特徵，使得第一特徵及第二特徵可不直接接觸。此外，在多個範例中本揭示案可重複元件符號及/或字母。此重複是為達簡化及清晰之目的，就其本身而言，此重複並不表示多個所討論之實施例及/或設置之間的關係。
另外，本文可能使用空間相對術語(諸如「在...下方」、「在...下面」、「下」、「在...之上」、「上」及類似術語)，以便於描述如諸圖中圖示之一元件或特徵與另一元件或特徵的關係。空間相對術語意欲包括使用中或操作中元件之不同方向，除圖式中描繪之方向以外。元件可另經定向(旋轉90度或在其他方向上)，且本文使用之空間 相對描述語可相應地作出類似解釋。
本揭示案一般而言係關於半導體元件，且更特定言之係關於用於製造具有密集及奈米尺度圖案之半導體元件的方法。製造密集圖案時，DSA製程可用於增加及強化現有的半導體製造能力。在典型的DSA製程中，嵌段共聚物薄膜形成在以光刻界定出之表面的上方，且引發微相分離，引起成分聚合物分子發生自組裝，因此形成具有高度均勻尺寸及形狀之密集填充的特徵。通常，藉由微影技術製程及「導引」上述DSA製程之導引圖案形成導引圖案。導引圖案之臨界尺寸(critical dimension，CD)直接影響自組裝特徵之品質及最終的圖案密度。由微影技術製程界定導引圖案時，導引圖案之CD必然受基本微影技術製程限制。在一些方法中，導引圖案首先由微影技術製程界定，且隨後經修整達到較小的CD。然而，修整過程中大的蝕刻偏差(bias)可能引起導引圖案中的不均勻，且導致最終圖案損壞。本揭示案使用多重DSA(multiple DSA，MDSA)圖案化製程克服上述問題。在MDSA圖案化製程之一實施例中，第一DSA製程用於界定及產生用於第二DSA製程之導引圖案。因為導引圖案係由DSA製程界定及形成，可精確地控制導引圖案之CD。有利地，由第二DSA製程產生之最終圖案可具有密集間距且尺寸及形狀更均勻。
現參看第1圖，第1圖為繪示根據本揭示案之多種態樣形成半導體元件之方法100。方法100僅為一範例，且除申請專利範圍中明確闡述之外，方法100不欲限制本揭 示案。在方法100開始之前、進行期間及進行之後可提供額外操作，且可為方法之額外實施例替換、消除或移動一些操作。將在下文對方法100進行簡短描述。隨後，結合第2A至7H圖描述方法100之一些實施例。
在操作102中，方法100(第1圖)接收一基板。基板為一或更多個圖案將形成於其上或其中之靶材。基板包括一或更多層材料或組成物。在一些實施例中，基板包括半元素半導體(例如，矽或鍺)及或化合物半導體(例如，矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵及磷化銦)。其他範例基板材料包括合金半導體，諸如碳化矽鍺、鎵砷磷及鎵銦磷。基板亦可包括非半導體材料，非半導體材料包括鈉鈣玻璃、熔凝矽石、熔凝石英、氟化鈣(CaF2)及/或其他適當的材料。在一些實施例中，基板內部界定有一或更多層，諸如磊晶層。例如，在一個此類實施例中，基板包括覆蓋塊狀半導體之磊晶層。其他層狀基板包括絕緣物上半導體(semiconductor-on-insulator，SOI)基板。在一SOI基板上，基板包括埋入式氧化物(buried oxide，BOX)層，BOX層藉由諸如植入式氧(implanted oxygen，SIMOX)分離之製程形成。基板可包括摻雜之區域，且在基板上或在基板中形成有電路。
在操作104處，方法100(第1圖)在基板上形成導引圖案。導引圖案藉由包括定向自組裝(directed self-assembly，DSA)製程(第一DSA製程)之製程形成。DSA製程具有形成精確受控之臨界尺寸的密集圖案的優 點。因此，自操作104產生之導引圖案比彼等根據傳統微影方法產生之導引圖案更精確。在一實施例中，DSA製程導致在基板上方形成共聚物層。共聚物層包括經由分子自組裝製程(亦稱微相分離)形成之第一成分聚合物及第二成分聚合物。成分聚合物之每一者可為球體、圓柱體、線或其他適當的形狀。成分聚合物之形狀及尺寸可取決於所使用材料之性質、成分聚合物之相對量、包括溫度之製程變量及其他因素。一旦獲得所要的形態，後續製造製程可將圖案從共聚物層轉印至下層，以形成導引圖案。導引圖案可對應於第一成分聚合物或第二成分聚合物。個別成分聚合物可在其後製程中移除、用作圖案化其他層之遮罩或用作導引圖案之一部分。
在操作106處，方法100(第1圖)在基板上執行另一DSA製程(第二DSA製程)。第二DSA製程使用上一步驟中生產之導引圖案，以進一步形成具有精細間距之密集填充的圖案。第二DSA製程導致在基板上方形成另一共聚物層(第二共聚物層)。第二共聚物層包括兩種成分聚合物：第三成分聚合物及第四成分聚合物。導引圖案用於在微相分離期間將第三及/或第四成分聚合物安置於基板上方。因為藉由步驟104生產之導引圖案非常精確，所以藉由步驟106生產之個別聚合物之位置及尺寸亦精確。此克服了與傳統方法相關之不均勻性及圖案缺陷問題。
在操作108處，方法100(第1圖)將藉由操作106形成之圖案轉印至基板。視製造製程而定，圖案可對應 於第三成分聚合物或第四成分聚合物。轉印圖案之方法可包括乾式蝕刻、濕式蝕刻或其他適當方法。
在操作110處，藉由操作104及106所界定之圖案，方法100(第1圖)在基板上或基板中形成最終圖案或元件。例如，最終圖案可用於形成半導體元件之接觸孔、互連、鰭片或任何適當的結構或特徵。
以下將參看第2A圖至第7H圖描述方法100之其他實施例。
第2A圖及第2B圖繪示方法200之流程圖，方法200為方法100之一實施例。第3A圖至第3M圖繪示根據方法200之一實施例在多種製造步驟期間元件300的剖面圖。以下將結合第2A圖至第3M圖描述方法200。
參考第2A圖，在操作102處，方法200接收基板302(第3A圖)。基板302包括一或更多個材料層或組成物。在所示之實施例中，基板302包括材料層304、306及308。在一實施例中，層304包括一半導體，諸如元素半導體、化合物半導體或合金半導體。在一實施例中，層306為硬遮罩層。例如，層306可包括介電材料，諸如氧化矽或氮化矽。可經由沉積或其他方法在層304上方形成層306。在一實施例中，層308為底部抗反射塗覆(bottom anti-reflective coating，BARC)層，諸如矽BARC層或無氮BARC層。
在操作202處，方法200(第2A圖)在基板302上方形成第一層310。參看第3B圖，藉由沉積、諸如旋塗式 塗覆或其他製程形成層310。層310為用於後續DSA製程之中性層(neutral layer)，在製程中，層310並不有助於DSA製程中使用之聚合物材料的微相分離。本揭示案考慮了適用於層310之任何材料。
在操作204中，方法200(第2A圖)在層310上方形成層312。參看第3C圖，在本實施例中，層312為光阻(photoresist)層或抗蝕(resist)層。光阻層312可為正光阻或負光阻，且可為適合於深紫外線(deep ultraviolet，DUV)、極紫外線(extreme ultraviolet，EUV)、電子束(electron beam，e-beam)或其他微影技術製程之抗蝕劑。第二層312可藉由包括塗覆及軟烘烤(soft baking)之製程形成。
在操作206處，方法200(第2A圖)圖案化第二層312，以形成第一溝道313。參看第3D圖，在本實施例中，在一範例中，溝道313可藉由將光阻層312曝光於能量束(使用或不使用遮罩)、曝光後烘烤、顯影及硬烘烤形成。操作206導致形成圖案化之光阻層312'，光阻層312'亦為光阻圖案。部分之中性層310經由溝道313曝露。
操作208處，方法200(第2A圖)在基板302上方執行DSA製程(例如操作104中的第一個DSA製程)。此包括一或更多個製程。在本實施例中，方法200首先在溝道313中沉積共聚物材料314(第3E圖)。在一實施例中，共聚物材料314包括聚苯乙烯(polystyrene)及聚甲基丙烯酸甲酯(polymethyl methacrylate，PMMA)，且使用塗覆或旋塗式塗覆(spin-on coating)製程沉積共聚物材料314。聚苯乙烯具疏水性，而PMMA疏水性較弱。更多實施例亦可利用具有疏水之第一成分及親水之第二成分的共聚物材料314促進成分聚合物之分離。
在共聚物材料314沉積於溝道313中之後，方法200執行一或更多個製程，以引發共聚物材料314中的微相分離(separation)或分離(segregation)。所得共聚物層標示為共聚物層316(第3F圖)。在本實施例中，共聚物層316包括兩種成分聚合物，第一成分聚合物316A及第二成分聚合物316B(第3F圖)。第一及第二成分聚合物之尺寸、形狀及設置依多種不同因素而不同，因素諸如使用之材料、成分聚合物之相對量、製程變量(諸如溫度)、光阻層312'之材料及其他因素。如上所述，中性層310並不影響本實施例中兩種成分聚合物之分離。然而，在其他實施例中，層310可用於達成所要的結果。例如，層310可用於形成垂直分離。在多個實施例中，微相分離的引發可包括加熱、冷卻、引入溶劑、應用磁場及/或其他方法。在一範例實施例中，包含聚苯乙烯及PMMA的共聚物材料314在約200℃與約400℃之間之溫度下退火，以便引發微相分離。此導致成分聚合物塊分離及對準，進而形成成分聚合物316A及316B。
在操作210處，方法200(第2A圖)選擇性地將成分聚合物之一者從共聚物層316移除，以在共聚物層316中形成溝道。參看第3G圖，在本實施例中，移除成分聚合物316A，進而在共聚物層316中形成溝道318。經由溝道 318暴露層310。在另一實施例中，移除成分聚合物316B而非316A。移除製程可包括任何適當的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、灰化及/或其他蝕刻方法(例如反應式離子蝕刻)。在一些實施例中，移除製程包括使用溶劑，諸如丙酮、苯、氯仿、二氯甲烷及/或其他適當溶劑。在一範例實施例中，PMMA比聚苯乙烯對O2電漿蝕刻更敏感。因此將O2電漿蝕刻用於PMMA/聚苯乙烯生共聚物層316，以移除PMMA而留下聚苯乙烯作為蝕刻遮罩。
在操作212處，方法200(第2A圖)經由溝道318蝕刻層310。成分聚合物316B及光阻層312'用作蝕刻遮罩。蝕刻製程導致經圖案化之層310'(第3H圖)。蝕刻製程可包括任何適當的蝕刻技術，諸如乾式蝕刻、濕式蝕刻、灰化及/或其他蝕刻方法(例如反應式離子蝕刻)。
在操作214處，方法200(第2A圖)移除光阻層312'及包括成分聚合物316B之共聚物層316，留下圖案化層310'位於基板上方(第3I圖)。移除製程可包括灰化、剝離、蝕刻及/或其他適當之方法。其後，可清洗元件300之表面，使得其為進一步製造(諸如第二DSA製程106)做好準備。圖案化層310'之溝道318用作第二DSA製程之導引圖案。由於溝道318由第一DSA製程界定(源自第3F圖中成分聚合物316A)，溝道318之形狀及臨界尺寸可經精確地控制。此為第二DSA製程構建了堅固的基礎。
方法200進行至執行第二DSA製程，並以溝道318作為導引圖案。在操作216處，方法200(第2B圖)在 經圖案化層310'上方及在溝道318中沉積另一共聚物材料層320(第3J圖)。此製程與以上參看第3E圖描述之製程類似。然而，共聚物材料層320可與共聚物材料314相同或不同。在多個實施例中，共聚物材料層320經形成具有適當厚度，以用作後續蝕刻製程之蝕刻遮罩。
在操作218中，方法200(第2B圖)引發共聚物材料層320中的微相分離，導致形成共聚物層322(第3K圖)。參看第3K圖，共聚物層322包括第一成分聚合物322A及第二成分聚合物322B。引發微相分離之製程與參看第3F圖描述之製程類似。然而，此微相分離製程由溝道318(第3I圖)導引。更特定言之，第3K圖繪示之實施例中，溝道318界定成分聚合物322A之位置及/或臨界尺寸。此形成堅固可重複之製程，用於生產密集填充之圖案322A及322B。
在操作220處，方法200(第2B圖)選擇性地將成分聚合物之一者從聚合物層322移除，以在聚合物層322中形成溝道。參看第3L圖，在例示性實施例中，從元件300移除成分聚合物322A，進而導致在共聚物層322中形成溝道324。為方便起見，將經圖案化之共聚物層標記為322'。在另一實施例中，可移除成分聚合物322B而非322A。移除製程可包括灰化、剝離、蝕刻及/或其他適當之方法。
在操作222處，方法200(第2B圖)經由溝道324蝕刻基板302，進而將圖案從經圖案化之共聚物層322'轉印至基板302。參看第3M圖，基板之一或更多層經由溝道324蝕刻，且移除經圖案化之共聚物322'。在例示性實施例中，在蝕刻製程之後亦將層310'及層308移除，在材料層304上方留下經圖案化之層306'。
在操作110處，如參看第1圖所描述之內容，方法(第2B圖)對經圖案化之基板302執行其他製造步驟，以形成最終圖案或元件。
第4A圖及第4B圖繪示方法400之流程圖，方法400為方法100之另一實施例。第5A圖至第5J圖繪示根據方法400之一實施例在多個製造步驟期間元件500的剖面圖。以下將結合第4A圖至第5J圖描述方法400。一些操作與第2A圖及第2B圖繪示之操作類似，且為簡化說明將縮減或省略操作。
在操作102處，方法400(第4A圖)接收基板502。參看第5A圖，基板502包括材料層504及506，層504及506可分別類似於材料層304及306。
在操作402處，方法400(第4A圖)在基板502上方形成第一層510。在操作404處，方法400(第4A圖)在第一層510上方形成第二層512。在操作406處，方法400(第4A圖)圖案化第二層512，以在第二層512中形成溝道513(第5A圖)。操作402、404及406分別類似於操作202、204及206。
在操作408處，方法400(第4A圖)在基板502上方及溝道513中執行第一DSA製程。在一實施例中，此操作包括在溝道513中沉積共聚物材料514(第5B圖)，及在共聚物材料514中引發微相分離，形成具有成分聚合物516A及516B之共聚物層516(第5C圖)。操作408類似於以上討論之操作208。
在操作410處，方法400(第4A圖)選擇性地將成分聚合物之一者從共聚物層516移除，以在共聚物層516中形成溝道。參看第5D圖，在例示性實施例中，移除成分聚合物516A，暴露成分聚合物514A下方之層510。移除製程可包括灰化、剝離、蝕刻及/或其他適當之方法。在另一實施例中，根據製造製程可移除成分聚合物516B，而非成分聚合物516A。此操作類似於操作210。
在操作412處，方法400(第4A圖)選擇性地移除經圖案化之第二層512，同時保留成分聚合物516B。移除製程可包括灰化、剝離、蝕刻及/或其他適當之方法。操作412導致在第一層510上方形成成分聚合物516B(第5E圖)。成分聚合物516B將用作後續DSA製程之導引圖案。因此，成分聚合物516B亦作為導引圖案。
在操作414處，方法400(第4A圖)在第一層510上方形成第三層520。參看第5F圖，第三層520沉積於第一層510及成分聚合物516B之上方。在一實施例中，第三層520之材料與第一層510之材料相同。在另一實施例中，第三層520之材料與第一層510之材料不同。在一實施例中，第三層520使用一材料，此材料對於在第三層上執行之後續DSA製程來說為中性。第三層520可藉由塗覆、沉積或其他適當的方法形成。
在操作416處，方法400(第4圖)平坦化元件500之頂表面，進而經由第三層520暴露成分共聚物516B。參看第5G圖，第三層520之部分藉由平坦化製程移除第三層520，且暴露成分共聚物516B之頂表面。成分共聚物516B之部分亦可在製程期間移除。平坦化製程可包括回蝕刻(etch back)，化學機械平坦化(chemical mechanical planarization，CMP)、清洗及/或其他適當之方法。
在操作418處，方法400(第4B圖)在第三層520及成分共聚物516B之上方沉積共聚物材料層522(第5H圖)。此操作類似於操作216。
在操作420處，方法400(第4B圖)引發共聚物材料層522中出現微相分離，導致形成共聚物層524。共聚物層524包括成分聚合物524A及524B。此操作類似於操作218。然而，此操作使用先前DSA製程之成分聚合物之一者(例如第5I圖中成分聚合物516B)作為導引圖案，而非如操作218及第3K圖中之情況使用溝道作為導引圖案。在形成圖案上可達到類似的效果。在例示性實施例中，成分共聚物516B實質上與第一成分聚合物524A對齊。在另一實施例中，成分共聚物516B實質上與第二成分聚合物524B對齊。
在操作108中，方法400(第4B圖)將對應於成分聚合物524A或成分聚合物524B之圖案轉印至基板502。參看第5J圖，在例示性實施例中，將一圖案轉印至材料層506，導致形成圖案化之材料層506'。轉印方式可包括乾式蝕刻、濕式蝕刻或其他適當的方法。在多種蝕刻製程之 後移除層524、520及510。
在操作110處，方法400(第4B圖)形成最終圖案及具有上述經圖案化之基板502之元件。
第6A圖及第6B圖繪示方法600之流程圖，方法600為方法100之又一實施例。第7A圖至第7H圖繪示根據方法600之一實施例在多個製造步驟期間元件700的透視圖。以下將結合第6A圖至第7H圖描述方法600。一些操作與第2A圖、第2B圖、第4A圖及第4B圖繪示之操作類似，且為簡化說明將縮減或省略操作。
在操作102處，方法600(第6A圖)接收基板702。參看第7A圖，基板702包括材料層704、706及708。在實施例中，層704、706及708之材料可分別與層304、306及308之材料類似。
在操作602中，方法600(第6A圖)在基板702上方形成第一層710(第7A圖)。在實施例中，第一層710對於將在第一層710上執行之後續DSA製程來說為中性層。
在操作604處，方法600(第6A圖)在層710上執行第一DSA製程。此操作包括在層710上沉積共聚物材料712(第7B圖)，且引發共聚物材料712中的微相分離，以形成具有成分聚合物714A及714B之共聚物層714(第7C圖)。操作604類似於以上討論之操作208。在第7C圖繪示之實施例中，成分聚合物714A及714B為線圖案，線圖案朝向「y」方向，且在「x」方向上以交替方式排列。線圖案之間距P1經界定為沿「x」方向一圖案之中心線至一相鄰圖案之中心線的之間的距離，間距P1等於兩種聚合物成分714A及714B在「x」方向之尺寸總和。在另一實施例中，間距P1亦可經界定為沿「x」方向一圖案之邊緣至一相鄰圖案之邊緣之間的距離。在DSA製程期間可很好地控制間距P1。
在操作606處，方法600(第6A圖)選擇性地將成分聚合物之一者從共聚物層714移除，導致形成圖案化之共聚物層714'。參看第7D圖，在例示性實施例中，移除成分聚合物714A，進而在圖案化之共聚物層714'中形成溝道716。移除製程可包括灰化、剝離、蝕刻及/或其他適當之方法。在另一實施例中，根據製造製程可移除成分聚合物714B，而非成分聚合物714A。此操作類似於操作210。
在操作608處，方法600(第6A圖)經由溝道716蝕刻第一層710，進而形成經圖案化之第一層710'。參看第7E圖，蝕刻製程延伸通過710之溝道716且暴露材料層708。蝕刻製程可包括任何適當的蝕刻技術，諸如乾式蝕刻、濕式蝕刻、灰化及/或其他蝕刻方法(例如反應式離子蝕刻)。在蝕刻製程期間，圖案化之共聚物層714'用於蝕刻遮罩。
在操作610處，方法600(第6圖)移除圖案化之共聚物層714'。參看第7F圖，溝道716'在圖案層710'中形成，且將用作後續DSA製程之導引圖案。考慮到多個蝕刻製程中的蝕刻偏差，溝道716'之間距P2實質上與第7C圖中之間距P1相同。移除製程可包括灰化、剝離、蝕刻及/或 其他適當之方法。可執行一或更多個清洗製程以清洗元件700之表面。
在操作612處，方法600(第6B圖)在溝道716'中沉積共聚物材料718。參看第7G圖，共聚物材料718沿「y」方向填充溝道。在實施例中，共聚物材料718不同於共聚物材料712(第7B圖)。在實施例中，材料層708及圖案化層710'對於共聚物材料718中個別成分聚合物而言為中性的。可使用塗覆或如以上討論之其他適當方法沉積共聚物材料718。
在操作614中，方法600(第6B圖)引發共聚物材料718中的微相分離。參看第7H圖，微相分離將共聚物材料718轉換為具有成分聚合物720A及720B的共聚物層720。在例示性實施例中，成分聚合物720A及720B沿「y」方向分離。此外，成分聚合物720A為圓柱體形狀(例如，用以作為孔圖案)。在例示性實施例中，成分聚合物720A之間距P3界定為沿「y」方向從一圓柱體之中心線至相鄰圓柱體之中心線之間的距離。間距P3由共聚物材料718決定。對應於成分聚合物720A之圖案的形態由第一DSA製程(操作604)及第二DSA製程(操作612及操作614)兩者決定。第一DSA製程界定沿「x」方向之圖案間距(間距P2)，且第二DSA製程界定沿「y」方向之圖案間距(間距P3)。由於可精確地控制第一及第二DSA製程兩者中成分聚合物之臨界尺寸，所以可形成具有精確度及所要密度之最終圖案(例如對應於成分聚合物720A之孔圖案)。
在操作108處，方法600(第6B圖)將一圖案轉印至基板702，其中圖案對應於成分聚合物720A及720B之一者。例如，操作108可轉印對應於成分聚合物720A之圖案。此操作可包括選擇性地將成分聚合物720A從共聚物層720移除，進而在共聚物層720中形成溝道，經由溝道蝕刻基板702，以及其後移除圖案化之共聚物層720。亦可使用多種其他方法。
在操作110處，方法600(第6B圖)形成最終圖案及具有上述經圖案化之基板702之元件。例如，最終圖案可為半導體元件之觸點、互連、鰭片或任何適當的結構或特徵。
本揭示案之一或更多個實施例為半導體元件及其形成方法提供許多益處，但並不以此限制本揭示案。例如，本揭示案之實施例提供一種藉由執行多重DSA製程以形成具有均勻性和精確性之密集填充的圖案的方法。在實施例中，一DSA製程用於產生用於後續DSA製程之導引圖案。導引圖案之精確度超過使用傳統光微影方法形成之導引圖案。此外，可易於將本揭示案之實施例整合至現有的製造流中。此外，儘管上文說明為兩個DSA製程，本揭示案之實施例可包括兩個以上的DSA製程，其中一個DSA製程積累地構建於另一個DSA製程之上。
在一範例態樣中，本揭示案是針對形成半導體元件之目標圖案的方法。方法包括接收一基板，及藉由執行包括第一定向自組裝(DSA)製程之一製程在基板上形成 導引圖案。第一DSA製程導致在基板上方形成第一共聚物層。第一共聚物層包括第一成分聚合物及第二成分聚合物。導引圖案對應於第一成分聚合物。方法進一步包括使用導引圖案在基板上方執行第二DSA製程。
在另一範例態樣中，本揭示案是針對一種圖案化基板之方法。方法包括在基板上形成一第一層；在第一層上形成一第二層；以及圖案化第二層，進而在第二層中形成第一溝道。方法進一步包括藉由第一DSA製程在第一溝道中形成第一共聚物層，其中第一共聚物層包括第一成分聚合物及第二成分聚合物。方法進一步包括在基板上形成對應於第一成分聚合物之第一圖案，及在基板上執行第二DSA製程，使用第一圖案作為第二DSA製程之導引圖案。
在另一範例態樣中，本揭示案是針對一種圖案化基板之方法。方法包括在基板上形成一第一層，且藉由第一DSA製程在第一層上形成第一共聚物層，其中第一共聚物層包括第一成分聚合物及第二成分聚合物。方法進一步包括選擇性地從第一共聚物層移除第一成分聚合物，導致在第一共聚物層中形成第一溝道。方法進一步包括經由第一溝道蝕刻第一層，進而在第一層中形成第二溝道。方法進一步包括藉由第二DSA製程在第二溝道中形成第二共聚物層，其中第二共聚物層包括第三成分聚合物及第四成分聚合物。
上述內容概述若干實施例之特徵，以便彼等一般熟習此項技術者可較佳地瞭解本揭示案之態樣。彼等一般熟習此項技術者應瞭解彼等可易於使用本揭示案作為設計 或修改其他製程之基礎，以實現與本文引入之實施例相同之目的及/或達成與本文引入之實施例相同的益處。一般熟習此項技術者亦應瞭解，同等構造未脫離本揭示案之精神及範疇，且彼等一般熟習此項技術者在不脫離本揭示案之精神及範疇的情況下可作出多種變化、置換及變更。
100‧‧‧方法
102、104、106、108、110‧‧‧操作

Claims (10)

  1. 一種形成用於半導體元件之目標圖案的方法，該方法包含：在一基板上形成一第一層；在該第一層上形成一第二層；圖案化該第二層，進而在該第二層中形成複數個第一溝道；藉由執行包括一第一定向自組裝(directed self-assembly，DSA)製程之一製程在該等第一溝道中形成一第一共聚物層，該第一共聚物層包括一第一成分聚合物及一第二成分聚合物；選擇性地將該第二成分聚合物從該第一共聚物層移除，將該第一成分共聚物保留在該第一層上作為一導引圖案；在該第一層上方沉積一第三層；平坦化該第三層之一頂表面；以及使用該導引圖案在該基板上執行一第二DSA製程。
  2. 如請求項1所述之方法，其中該第一DSA製程包括：在該等第一溝道中沉積一第一共聚物材料，其中該第一共聚物材料具有定向自組裝性質；以及引發該第一共聚物材料內部之微相分離，進而界定該第一成分聚合物及該第二成分聚合物。
  3. 如請求項1所述之方法，其中形成該導引圖案之該步驟進一步包括：在選擇性地將該第二成分聚合物從該第一共聚物層移除之後，選擇性地移除該第二層。
  4. 如請求項1所述之方法，其中執行該第二DSA製程之該步驟包括：在該第三層及該導引圖案上沉積一第二共聚物材料，其中該第二共聚物材料具有定向自組裝性質；以及引發該第二共聚物材料內部之微相分離，進而界定一第三成分聚合物及一第四成分聚合物。
  5. 如請求項4所述之方法，其中該導引圖案實質上對準以下兩者之一：該第三成分聚合物及該第四成分聚合物。
  6. 一種形成用於半導體元件之目標圖案的方法，該方法包含：接收一基板，該基板包含一底部抗反射塗覆層；在該底部抗反射塗覆層上形成一第一層；藉由一第一DSA製程，在該第一層上形成一第一共聚物層，該第一共聚物層包括一第一成分聚合物及一第二成分聚合物，該第一共聚物層的所有下表面皆接觸該第一層；選擇性地從該第一共聚物層移除該第一成分聚合物， 導致在第一共聚物層中形成複數個第一溝道；經由該等第一溝道蝕刻該第一層，進而在該第一層中形成複數個第二溝道作為一導引圖案，該底部抗反射塗覆層透過該等第二溝道暴露出來；以及藉由一第二DSA製程，在該等第二溝道中形成一第二共聚物層，該第二共聚物層包括一第三成分聚合物及一第四成分聚合物。
  7. 如請求項6所述之方法，其中在該等第二溝道中形成該第二共聚物層包括：在該等第二溝道中沉積一第二共聚物材料，其中該第二共聚物材料具有定向自組裝性質；以及引發該第二共聚物材料內部之微相分離，進而界定該第三成分聚合物及該第四成分聚合物。
  8. 如請求項6所述之方法，進一步包含：在該等第二溝道中形成該第二共聚物層之前，移除該第二成分聚合物。
  9. 如請求項6所述之方法，其中該第一共聚物層覆蓋該第一層的所有上表面。
  10. 如請求項6所述之方法，其中該第一成分聚合物及該第二成分聚合物在俯視下為線圖案。
TW104139759A 2015-05-15 2015-11-27 形成用於半導體元件之目標圖案的方法 TWI609237B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/713,207 US9530660B2 (en) 2015-05-15 2015-05-15 Multiple directed self-assembly patterning process

Publications (2)

Publication Number Publication Date
TW201640221A TW201640221A (zh) 2016-11-16
TWI609237B true TWI609237B (zh) 2017-12-21

Family

ID=57276168

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139759A TWI609237B (zh) 2015-05-15 2015-11-27 形成用於半導體元件之目標圖案的方法

Country Status (4)

Country Link
US (1) US9530660B2 (zh)
KR (2) KR20160134441A (zh)
CN (1) CN106158597B (zh)
TW (1) TWI609237B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180323078A1 (en) * 2015-12-24 2018-11-08 Intel Corporation Pitch division using directed self-assembly
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US10418245B2 (en) 2017-07-31 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for integrated circuit manufacturing with directed self-assembly (DSA)
CN109712871B (zh) * 2018-12-27 2021-09-21 中国科学院微电子研究所 半导体结构与其制作方法
TWI690996B (zh) * 2019-10-07 2020-04-11 聯華電子股份有限公司 圖案化的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140065839A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Method of pattern formation
US20140295669A1 (en) * 2013-03-27 2014-10-02 Kabushiki Kaisha Toshiba Pattern forming method
US20150099362A1 (en) * 2013-10-08 2015-04-09 Micron Technology, Inc. Methods of Forming Line Patterns In Substrates

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20130034778A (ko) * 2011-09-29 2013-04-08 주식회사 동진쎄미켐 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
JP2013174766A (ja) 2012-02-27 2013-09-05 Toshiba Corp マスクパターン作成方法、マスクパターン作成プログラムおよび半導体装置の製造方法
JP2013201279A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置の製造方法
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8956808B2 (en) * 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US9312220B2 (en) 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
JP2016054214A (ja) * 2014-09-03 2016-04-14 株式会社東芝 パターン形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140065839A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Method of pattern formation
US20140295669A1 (en) * 2013-03-27 2014-10-02 Kabushiki Kaisha Toshiba Pattern forming method
US20150099362A1 (en) * 2013-10-08 2015-04-09 Micron Technology, Inc. Methods of Forming Line Patterns In Substrates

Also Published As

Publication number Publication date
CN106158597A (zh) 2016-11-23
KR20180059733A (ko) 2018-06-05
US9530660B2 (en) 2016-12-27
TW201640221A (zh) 2016-11-16
KR102010702B1 (ko) 2019-08-13
CN106158597B (zh) 2018-12-25
KR20160134441A (ko) 2016-11-23
US20160336186A1 (en) 2016-11-17

Similar Documents

Publication Publication Date Title
KR102010702B1 (ko) 다중 유도된 자기 조립 패터닝 프로세스
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
KR102603019B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
TWI657534B (zh) 半導體製程及形成罩幕圖案之方法
KR102098438B1 (ko) 반전 톤 패터닝 방법
JP5244793B2 (ja) 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術
US9064813B2 (en) Trench patterning with block first sidewall image transfer
CN109804459A (zh) 准原子层蚀刻方法
TWI614805B (zh) 結合不同圖案材料的光微影技術
JP6997921B2 (ja) エッチングベースの基板の平坦化方法
US9087875B2 (en) Pattern formation method for manufacturing semiconductor device using phase-separating self-assembling material
TW201621469A (zh) 於基板表面製圖用之製圖磊晶法
US20120266810A1 (en) Planarization system for high wafer topography
TW201727360A (zh) 形成圖案的方法
TW201546872A (zh) 半導體積體電路的製造方法
TWI721231B (zh) 次解析度基板圖案化方法
CN107204279B (zh) 形成半导体器件的方法
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
TWI603378B (zh) 形成圖案的方法
US9530662B2 (en) Methods for fabricating integrated circuits using directed self-assembly including a substantially periodic array of topographical features that includes etch resistant topographical features for transferability control
KR20220020834A (ko) 반도체 디바이스의 평탄화
KR20090016935A (ko) 반도체 소자의 패턴 제조 방법