CN109712871B - 半导体结构与其制作方法 - Google Patents
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Abstract
本申请提供了一种半导体结构与其制作方法。该制作方法包括：步骤S1，提供衬底；步骤S2，在衬底的表面上形成诱导结构；步骤S3，在衬底的裸露表面设置第一嵌段共聚物层，对第一嵌段共聚物层进行第一次加热，形成包括第一预嵌段和第二预嵌段的第一预分相结构层；步骤S4，在第一预分相结构层的远离衬底的表面上形成多个第二分相结构层；步骤S5，至少依次去除第四嵌段、第二嵌段以及部分衬底，形成具有预定图案的上述衬底；步骤S6，至少去除剩余的衬底上方的第一嵌段、第三嵌段以及诱导结构。该制作方法进行了两次分相工艺，制作得到的结构的缺陷较少，均匀性较好且边缘粗糙度较小。
Description
技术领域
本申请涉及半导体制造领域，具体而言，涉及一种半导体结构与其制作方法。
背景技术
光刻作为半导体制造工艺中最为复杂和昂贵的工艺，占到了芯片制造成本的35％以上，且耗费时间约占整个芯片工艺的40％～60％。光刻技术所能获得的最小图形尺寸直接制约着半导体行业的发展速度。商用光刻机在跨越过436nm(G-line)、365nm(I-line)、248nm(KrF)等波长技术代后，目前半导体工业界较为广泛使用的是193nm(ArF)浸没式光刻加多重曝光技术(MPT,Mutiple Patterning Technology)来实现22nm、14nm甚至7nm技术代中关键结构尺寸的图形化。对于7nm技术代，需要用到三重甚至四重曝光技术，这一方面使得光刻制造成本大幅度攀升，另一方面不同掩模之间的套准精度控制也变得越来越困难。极紫外光刻技术(EUV，Extreme Ultraviolet)已经用于7nm节点的某些核心图层，但是其产能相对仍然较低，并且面临掩模缺陷、光刻胶缺陷等问题。对于5nm及以下节点，定向自组装技术是非常具有前景的下一代光刻技术。
嵌段共聚物定向自组装(DSA，Directed Self-Assembly of Block Copolymer)光刻技术作为一种新兴的光刻技术越来越受到人们的关注。该技术采用的是化学性质不同的两种单体聚合而成的嵌段共聚物作为原材料，在热退火下分相形成纳米尺度的图形，再通过一定的方法将图形诱导成为规则化的纳米线或纳米孔阵列，从而形成刻蚀模板进行纳米结构的制造，一对衬底进行刻蚀实现图形化的一种技术。与其他一些技术相比，DSA因为无需光源和掩模版，具有低成本、高分辨率、高产率的优势，正逐渐得到人们的广泛关注，包括Intel、IBM、IMEC在内的众多国际公司与研究机构已对此项技术开展了相应的研究。
但是，现有技术中的嵌段共聚物定向自组装形成的图形的质量较差，线条边缘粗糙度较大，线条间的尺寸均匀性较差，且缺陷较多。
发明内容
本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中的嵌段共聚物定向自组装形成工艺形成的半导体结构中的缺陷较多的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该制作方法包括：步骤S1，提供衬底；步骤S2，在上述衬底的表面上形成诱导结构；步骤S3，在上述衬底的裸露表面设置第一嵌段共聚物层，对上述第一嵌段共聚物层进行第一次加热，形成包括第一预嵌段和第二预嵌段的第一预分相结构层；步骤S4，在上述第一预分相结构层的远离上述衬底的表面上形成多个第二分相结构层，各上述第二分相结构层的形成过程包括：在上述第一预分相结构层的裸露表面上或者与上述衬底距离最大的上述第二分相结构层的裸露表面上设置第二嵌段共聚物层，对上述第二嵌段共聚物层进行第二次加热，形成包括第三嵌段和第四嵌段的第二分相结构，且上述第一预分相结构层变为第一分相结构层，上述第一预嵌段变为第一嵌段，上述第二预嵌段变为第二嵌段，上述第一嵌段在上述衬底表面上的投影为第一投影，上述第三嵌段在上述衬底表面上的投影为第二投影，上述第二投影位于上述第一投影的内部或者与上述第一投影重合；步骤S5，至少依次去除上述第四嵌段、第二嵌段以及部分上述衬底，形成具有预定图案的上述衬底；步骤S6，至少去除剩余的上述衬底上方的上述第一嵌段、上述第三嵌段以及上述诱导结构。
进一步地，上述步骤S3包括：在上述衬底的裸露表面旋涂第一嵌段共聚物，旋涂的转速为第一转速，旋涂的时间为第一时间，形成第一嵌段共聚物的第一子层；在上述第一嵌段共聚物的第一子层上旋涂第一嵌段共聚物，旋涂的转速为第二转速，旋涂的时间为第二时间，形成第一嵌段共聚物的第二子层，上述第一转速小于上述第二转速，上述第一时间小于上述第二时间；对具有上述第一嵌段共聚物的第一子层和上述第一嵌段共聚物的第二子层的衬底进行第一次加热，形成上述第一预分相结构层。
进一步地，上述第一次加热的温度小于上述第一嵌段共聚物的玻璃化温度，优选上述第一嵌段共聚物层的厚度大于或者等于上述第一嵌段共聚物的本征分相周期的宽度，且小于或等于上述本征分相周期的宽度的两倍。
进一步地，上述步骤S4包括：在上述衬底的裸露表面旋涂第二嵌段共聚物，旋涂的转速为第三转速，旋涂的时间为第三时间，形成第二嵌段共聚物的第一子层；在上述第二嵌段共聚物的第一子层上旋涂第二嵌段共聚物，旋涂的转速为第四转速，旋涂的时间为第四时间，形成第二嵌段共聚物的第二子层，上述第三转速小于上述第四转速，上述第三时间小于上述第四时间；对具有上述第二嵌段共聚物的第一子层和上述第二嵌段共聚物的第二子层的衬底进行第二次加热，形成上述第二分相结构层，且上述第一预分相结构层变为上述第一分相结构层。
进一步地，上述第二次加热的温度小于上述第二嵌段共聚物的玻璃化温度且小于上述第一次加热的温度，上述第二次加热的时间小于或者等于上述第一次加热的时间；优选上述第二嵌段共聚物层的厚度小于或等于上述第二嵌段共聚物本征分相周期的宽度的两倍。
进一步地，采用刻蚀法实施上述步骤S5，上述步骤S4和上述步骤S5之间，上述方法还包括：对上述第二分相结构层进行化学改性，以提高上述第三嵌段的刻蚀速率与上述第四嵌段的刻蚀速率的比。
进一步地，在上述步骤S1和上述步骤S2之间，上述方法还包括：在上述衬底的表面上设置一个或者多个硬掩模层，上述诱导结构形成于上述硬掩模层的裸露表面上。
进一步地，上述在上述衬底的表面上设置一个或者多个硬掩模层，包括：在上述衬底的表面上设置第一硬掩模层；在上述第一硬掩模层的远离上述衬底的表面设置中性层，上述中性层的材料为与上述第一嵌段共聚物层的材料同体系的无规共聚物；在上述中性层的远离上述第一硬掩模层的表面上设置第二硬掩模层。
进一步地，上述步骤S2包括：在上述衬底的表面上设置光刻胶层；采用光刻工艺去除部分的光刻胶层，形成诱导结构，上述诱导结构的周期宽度为上述第一嵌段共聚物的本征分相周期宽度的N倍，N为大于或者等于1的正整数。
进一步地，上述第一嵌段共聚物层的材料和上述第二嵌段共聚物层的材料相同。
根据本申请的另一方面，提供了一种半导体结构，上述半导体结构为任一种上述的制作方法制作而成的。
应用本申请的技术方案，上述的制作方法中，在衬底的表面上至少形成了两个分相结构层，即进行了两次分相工艺，在第一次分相工艺形成的第一分相结构层的表面上进行了第二次分相工艺，在第二次分相工艺的过程中，第一嵌段会吸引与其性能相似的第三嵌段，第二嵌段会吸引与其性能相似的第四嵌段，加速了热动力学过程，有效增大了第二次分相工艺的工艺窗口，缩减了工艺所需的温度和时间，并有效降低了第一次分相产生的宽度均匀性和边缘粗糙度，减少了第一次分相所产生的缺陷，制作得到的结构的缺陷较少，均匀性较好且边缘粗糙度较小。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为根据本发明实施例提供的半导体结构的制作方法的流程示意图图；
图2至图16为根据本发明实施例提供的半导体结构的制作过程的的结构俯视和侧视示意图；
图17(a)至图17(f)的示出了现有技术中的常见的六种诱导结构的示意图；
图18为本申请的实施例中的采用两次分相工艺的工艺窗口优势示意图；
图19为本申请的实施例中的采用两次分相工艺的线条粗糙度示意图。
其中，上述附图包括以下附图标记：
101、衬底；102、第一硬掩模层；103、中性层；104、第二硬掩模层；105、诱导结构；106、第一嵌段；107、第二嵌段；108、第三嵌段；109、第四嵌段。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
现有技术中的嵌段共聚物定向自组装形成工艺形成的半导体结构中的缺陷较多，为了解决该问题，本申请的一种典型的实施方式中，提供了一种半导体结构的制作方法，如图1所示，该制作方法包括：
步骤S1，提供衬底101；
步骤S2，在上述衬底101的表面上形成诱导结构105，如图4和图5所示，诱导结构105为具有预定图案的结构层；
步骤S3，在上述衬底101的裸露表面设置第一嵌段共聚物，形成第一嵌段共聚物层，对上述第一嵌段共聚物层进行第一次加热，形成包括第一预嵌段和第二预嵌段的第一预分相结构层，如图6或图7所示；
步骤S4，在上述第一预分相结构层的远离上述衬底101的表面上形成多个第二分相结构层，如图9或图10所示，各上述第二分相结构层的形成过程包括：在上述第一预分相结构层的裸露表面上或者与上述衬底101距离最大的上述第二分相结构层的裸露表面上设置第二嵌段共聚物，形成第二嵌段共聚物层，对上述第二嵌段共聚物层进行第二次加热，形成包括第三嵌段108和第四嵌段109的第二分相结构，且上述第一预分相结构层变为第一分相结构层，上述第一预嵌段变为第一嵌段106，上述第二预嵌段变为第二嵌段107，上述第一嵌段106在上述衬底101表面上的投影为第一投影，上述第三嵌段108在上述衬底101表面上的投影为第二投影，上述第二投影位于上述第一投影的内部或者与上述第一投影重合；
步骤S5，至少依次去除上述第四嵌段109、第二嵌段107以及部分上述衬底101，使得上述衬底101形成预定图案，如图13和图14所示；
步骤S6，至少去除剩余的衬底上方的上述第一嵌段106、上述第三嵌段108以及上述诱导结构105，如图15所示。
上述的制作方法中，在衬底的表面上至少形成了两个分相结构层，即进行了两次分相工艺，在第一次分相工艺形成的第一分相结构层的表面上进行了第二次分相工艺，在第二次分相工艺的过程中，第一嵌段会吸引与其性能相似的第三嵌段，第二嵌段会吸引与其性能相似的第四嵌段，加速了热动力学过程，有效增大了第二次分相工艺的工艺窗口，缩减了工艺所需的温度和时间，并有效降低了第一次分相产生的宽度均匀性和边缘粗糙度，减少了第一次分相所产生的缺陷，制作得到的结构的缺陷较少，均匀性较好且边缘粗糙度较小。
另外，本申请的制作方法中的图形都是在诱导结构上形成的，减少了涂布光刻胶步骤，并减少了衬底在光刻设备与其它设备之间的流转，能有效降低图形成像方法的成本。
需要说明的是，本申请的半导体结构并不限于只包括上述具有预定图案的衬底，还包括在该衬底上形成的其他的结构，本领域技术人员可以根据实际情况在该衬底上设置合适的结构，以形成预定的半导体结构。
为了进一步保证形成均匀且缺陷较少相对较少的第一分相结构层，本申请的一种实施例中，上述步骤S3包括：在上述衬底101的裸露表面旋涂第一嵌段106共聚物，旋涂的转速为第一转速，旋涂的时间为第一时间，形成第一嵌段106共聚物的第一子层；在上述第一嵌段106共聚物的第一子层上旋涂第一嵌段106共聚物，旋涂的转速为第二转速，旋涂的时间为第二时间，形成第一嵌段106共聚物的第二子层，上述第一转速小于上述第二转速，上述第一时间小于上述第二时间；对具有上述第一嵌段106共聚物的第一子层和上述第一嵌段106共聚物的第二子层的衬底101进行第一次加热，形成上述第一预分相结构层。
为了进一步获得更好的分相效果，进一步保证形成具有预定图案的衬底，本申请的一种实施例中，上述第一次加热的温度小于上述第一嵌段共聚物的玻璃化温度。
本申请的另一种实施例中，上述第一嵌段共聚物层的厚度大于或者等于上述第一嵌段共聚物的本征分相周期的宽度，且小于或等于上述本征分相周期的宽度的两倍。这样可以进一步保证嵌段共聚物物质的量较合适，从而进一步保证形成的第一分相结构层的均匀性与图形完整性，不会出现孔洞或岛状等缺陷。
需要说明的是，本申请的本征分相周期的宽度为在较理想的工艺条件且无诱导结构时，嵌段共聚物层的分相结构层中的两个不同嵌段的宽度之和。该宽度的方向垂直于衬底的厚度方向，且位于纸面或者屏幕显示面内，即图2至图15中显示的宽度。
为了进一步保证形成均匀且缺陷较少相对较少的第二分相结构层，进一步提高工艺床工，缩短工艺时间，本申请的一种实施例中，上述步骤S4包括：在上述第二嵌段107共聚物的第一子层上旋涂第二嵌段107共聚物，旋涂的转速为第四转速，旋涂的时间为第四时间，形成第二嵌段107共聚物的第二子层，上述第三转速小于上述第四转速，上述第三时间小于上述第四时间；对具有上述第二嵌段107共聚物的第一子层和上述第二嵌段107共聚物的第二子层的衬底101进行第二次加热，形成图9和图10上述第二分相结构层，第二次加热使得上述第一预分相结构层的结构发生了微变化，使得上述第一预分相结构层变为上述第一分相结构层。
为了进一步获得更好的分相效果，进一步保证形成具有预定图案的衬底101，本申请的一种实施例中，上述第二次加热的温度小于上述第二嵌段107共聚物的玻璃化温度且小于上述第一次加热的温度，上述第二次加热的时间小于或者等于上述第一次加热的时间。
本申请的另一种实施例中，上述第二嵌段共聚物层的厚度小于或等于上述第二嵌段共聚物本征分相周期的宽度的两倍，在这一厚度范围下，第二嵌段共聚物能够形成较为完美的自组装图形，进一步避免孔洞，岛状等缺陷缺陷的出现。
为了进一步保证形成具有预定图案的衬底，本申请的一种实施例中，用刻蚀法实施上述步骤S5，上述步骤S4和上述步骤S5之间，上述方法还包括：对上述第二分相结构层进行化学改性，以提高上述第三嵌段的刻蚀速率与上述第四嵌段的刻蚀速率的比，即提高刻蚀选择比。
上述的化学改性可以为现有技术中任何可以提高二者的刻蚀选择比的方法，比如ALD辅助图形转移技术。本领域技术人员可以根据实际情况选择合适的化学改性方法进行改性。
在进行化学改性后的刻蚀，可以为各向异性刻蚀，即只有垂直刻蚀；也可以采用干法刻蚀与湿法刻蚀的混合刻蚀方法。
本申请的再一种实施例中，在上述步骤S1和上述步骤S2之间，上述方法还包括：在上述衬底101的表面上设置一个或者多个硬掩模层，如图2至图4所示，上述诱导结构105形成于上述硬掩模层的裸露表面上。硬掩模层能够进一步保护衬底101应该保留的区域，进一步防止不该去除的衬底101部分被去除，进一步保证形成具有预定图案的衬底。
具体地，上述在上述衬底101的表面上设置一个或者多个硬掩模层，包括：在上述衬底101的表面上设置第一硬掩模层102；在上述第一硬掩模层102的远离上述衬底101的表面设置中性层103，上述中性层103的材料为与上述第一嵌段共聚物层的材料同体系的无规共聚物，即与第一嵌段共聚物同体系的无规共聚物，无规共聚物中的两嵌段沿分子链骨架是随机排列的，因此其宏观上的表面能是其组分的函数，调节其中的某一嵌段的组分可以使对所使用的嵌段共聚物材料呈现中性。同时，在无规共聚物分子链末端或分支上往往带有功能性基团OH或HEMA等，用于将分子锚接在衬底上或是相互之间发生交联；在上述中性层103的远离上述第一硬掩模层102的表面上设置第二硬掩模层104，如图4所示。这样的结构能够进一步对衬底101应该保留的区域进行保护，且在后续的刻蚀工艺中，进一步保证刻蚀的选择比。
本申请的诱导结构105可以为任何能够诱导第一嵌段106共聚物分相的材料，具体可以根据实际情况进行选择，例如选择二氧化硅或者氮化硅等等。
本申请的一种具体的实施例中，上述步骤S2包括：在上述衬底101的表面上设置光刻胶层；采用光刻工艺去除部分的光刻胶层，形成图4所示的诱导结构105，上述诱导结构105的周期宽度为上述第一嵌段106共聚物的本征分相周期宽度的N倍，N为大于或者等于1的正整数。即诱导结构105为光刻胶形成的。
具体地，上述光刻胶层可以包括单一光刻胶材料，可以为多个光刻胶层的叠层结构；上述的光刻工艺为光学光刻工艺、极紫外光刻工艺或纳米压印工艺。
本申请的诱导结构包括周期线条结构、半周期/孤立线条结构、周期孔型结构、孤立孔型结构或矩形结构等其他实际工艺需求的图形结构。图17(a)、图17(b)、图17(c)、图17(d)、图17(e)以及图17(f)示出了常见的几种诱导结构示意图。
本申请的上述第一嵌段共聚物层的材料与上述第二嵌段共聚物层的材料可以为相同的材料，也可以为不同的材料，当二者为不同的材料时，需要保证两种材料的化学亲和能特性相似或相反，即第二次旋涂材料的分相依赖于第一次旋涂材料的分相结果。
为了简化工艺过程，且保证形成预定图形的衬底，本申请的一种实施例中，上述第一嵌段共聚物层的材料和上述第二嵌段共聚物层的材料相同。例如，都为PS-b-PC。
本申请的衬底可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如，SGOI(绝缘体上锗硅)等。
本申请的第一嵌段共聚物和/或第一嵌段共聚物可以为现有技术中的任何可用的嵌段共聚物，如PS-b-PMMA、PS-b-PDMS或PS-b-PEO。
本申请的另一种典型的实施方式中，提供了一种半导体结构，该结构采为上述的制作方法制作而成的。
上述的半导体结构由于采用上述的方法形成，其缺陷较少，均匀性较好且边缘粗糙度较小。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案以及技术效果。
实施例
第一步，提供衬底101，上述衬底101为体硅衬底101，并在衬底101上依次沉积第一硬掩模层、中性层103和第二硬掩模层104，如图2和图3所示。
其中，硬掩模层第一硬掩模层102可以为氮化硅薄膜、氧化硅薄膜、多晶硅薄膜、无定型硅薄膜或其他合适的硬掩模材料等及其叠层。第一硬掩模层102材料可以选择与待刻蚀层材料之间的选择刻蚀比较大的材料。中性层103为PS-r-PMMA-HEMA。
第二硬掩模层104可以为无定型碳层、硬质抗反射层或其他合适的硬掩模材料等及其叠层。第二硬掩模层104材料可以选择与第一硬掩模层102材料、待刻蚀层材料之间的选择刻蚀比较大的材料。
第二步，旋涂光刻胶图层，使用光刻工艺得到诱导结构105，采用193nm浸没式光刻技术制造诱导结构105，得到了周期为100nm，宽度为70nm的诱导结构105。然后采用DUV曝光，曝光量为15mJ/cm2，烘烤(120℃下烘烤2min)对光刻胶线条进行硬化处理，得到诱导结构105，参考图4和图5所示。
第三步，旋涂第一嵌段共聚物，选择最优分相工艺并分相，形成第一预分相结构层。
一嵌段共聚物的厚度应与其本征分相周期的宽度相当，采用二元嵌段共聚物PS-b-PC作为层状相的定向自组装材料。将PS-PC材料旋涂于诱导结构105中，采用两次旋涂，第一次转速为500r/min，时间为5s；第二次转速为1500/min，时间为30s；在真空烘箱中烘烤，抽真空，温度165℃，烘烤时间10分钟。最终，形成如图6的嵌段共聚物层，第一嵌段106是PS嵌段，第二嵌段107是PC嵌段。如图6所示，PS嵌段在底部形成桥联缺陷，这是由于表面能不均匀造成的，这类缺陷在定向自组装工艺中很常见。同时，可能会出现其他缺陷，如图7所示，两个PS嵌段在中间相连，形成“H”型缺陷。在转移刻蚀过程中，要将PC嵌段刻掉，但下方的PS嵌段阻挡了进一步的刻蚀。严重影响了刻蚀转移。图8是图6和图7对应的俯视图。这些缺陷在第二次分相工艺后，会被消除，如图9所示。
第四步，在上述第一预分相结构层的远离上述衬底的表面上形成一个第二分相结构层。
第二次旋涂的第二嵌段共聚物层与第一次旋涂的第一嵌段共聚物层的材料相同，将材料PS-b-PC旋涂于第一分相结构层上，采用两次旋涂，第一次转速为500r/min，时间为5s；第二次转速为1500/min，时间为30s；在真空烘箱中烘烤，抽真空，温度130℃，烘烤时间5分钟。由于同一嵌段会产生吸引作用，在较低的温度和较少的时间下，得到分相效果很好的第二分相结构层。如图9和图10所示，第三嵌段108为PS嵌段，第四嵌段109为PC嵌段。在本次分相中，退火时间减少，退火温度降低，是由于第一嵌段106的会吸引PS-b-PC中的PS嵌段，第二嵌段107会吸引二次旋涂材料PS-b-PC中的PC嵌段，这样加速了热动力学过程，增大了工艺窗口，工艺窗口的变化如图18所示。同时，由于第一层分相结构的引导，第三嵌段108和第四嵌段109的线宽粗糙度将会降低，线条宽度粗糙度的变化如图19所示，图19为两次分相后的线条宽度粗糙度的正态分布曲线，箭头指向的为第二次分相后的线条宽度粗糙度的正态分布曲线，箭头另一端的为第一次分相后的线条宽度粗糙度的正态分布曲线。
第五步，采用最佳刻蚀工艺，实现垂直转移刻蚀，形成具有预定图案的衬底101。
先进行化学改性工艺，将第二分相结构层的材料进行改性，以提高刻蚀选择比。首先，对第四嵌段109和第二嵌段107和进行刻蚀，刻蚀后的结果如图11所示，图12是图11对应的俯视图。然后，继续对第二硬掩模层104、中性层103、第一硬掩模层102以及衬底101继续刻蚀，将对应的结构转移到硅衬底101上，刻蚀后的结果如图13所示，图14是图13对应的俯视图。
最后，去除硅衬底101以上的结构，包括剩余的第一硬掩模层102、中性层103、第二硬掩模层104、诱导结构105、第一嵌段106以及第三嵌段108，得到的结果如图15所示，图16是图15对应的俯视图。
在本发明实施例中，通过二次旋涂相同材料，克服了缺陷问题，达到了较好的分相效果。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，在衬底的表面上至少形成了两个分相结构层，即进行了两次分相工艺，在第一次分相工艺形成的第一分相结构层的表面上进行了第二次分相工艺，在第二次分相工艺的过程中，第一嵌段会吸引与其性能相似的第三嵌段，第二嵌段会吸引与其性能相似的第四嵌段，加速了热动力学过程，有效增大了第二次分相工艺的工艺窗口，缩减了工艺所需的温度和时间，并有效降低了第一次分相产生的宽度均匀性和边缘粗糙度，减少了第一次分相所产生的缺陷，制作得到的结构的缺陷较少，均匀性较好且边缘粗糙度较小。
2)、本申请的半导体结构由于采用上述的方法形成，其缺陷较少，均匀性较好且边缘粗糙度较小。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (9)
1.一种半导体结构的制作方法，其特征在于，包括：
步骤S1，提供衬底；
步骤S2，在所述衬底的表面上形成诱导结构；
步骤S3，在所述衬底的裸露表面设置第一嵌段共聚物层，对所述第一嵌段共聚物层进行第一次加热，形成包括第一预嵌段和第二预嵌段的第一预分相结构层；
步骤S4，在所述第一预分相结构层的远离所述衬底的表面上形成多个第二分相结构层，
各所述第二分相结构层的形成过程包括：在所述第一预分相结构层的裸露表面上或者与所述衬底距离最大的所述第二分相结构层的裸露表面上设置第二嵌段共聚物层，对所述第二嵌段共聚物层进行第二次加热，形成包括第三嵌段和第四嵌段的第二分相结构，且所述第一预分相结构层变为第一分相结构层，所述第一预嵌段变为第一嵌段，所述第二预嵌段变为第二嵌段，
所述第一嵌段在所述衬底表面上的投影为第一投影，所述第三嵌段在所述衬底表面上的投影为第二投影，所述第二投影位于所述第一投影的内部或者与所述第一投影重合；
步骤S5，至少依次去除所述第四嵌段、所述第二嵌段以及部分所述衬底，形成具有预定图案的所述衬底；
步骤S6，至少去除剩余的所述衬底上方的所述第一嵌段、所述第三嵌段以及所述诱导结构，
所述第一次加热的温度小于所述第一嵌段共聚物的玻璃化温度，所述第一嵌段共聚物层的厚度大于或者等于所述第一嵌段共聚物的本征分相周期的宽度，且小于或等于所述本征分相周期的宽度的两倍，
所述步骤S3包括：
在所述衬底的裸露表面旋涂第一嵌段共聚物，旋涂的转速为第一转速，旋涂的时间为第一时间，形成第一嵌段共聚物的第一子层；
在所述第一嵌段共聚物的第一子层上旋涂第一嵌段共聚物，旋涂的转速为第二转速，旋涂的时间为第二时间，形成第一嵌段共聚物的第二子层，所述第一转速小于所述第二转速，所述第一时间小于所述第二时间；
对具有所述第一嵌段共聚物的第一子层和所述第一嵌段共聚物的第二子层的衬底进行第一次加热，形成所述第一预分相结构层。
2.根据权利要求1所述的方法，其特征在于，所述步骤S4包括：
在所述衬底的裸露表面旋涂第二嵌段共聚物，旋涂的转速为第三转速，旋涂的时间为第三时间，形成第二嵌段共聚物的第一子层；
在所述第二嵌段共聚物的第一子层上旋涂第二嵌段共聚物，旋涂的转速为第四转速，旋涂的时间为第四时间，形成第二嵌段共聚物的第二子层，所述第三转速小于所述第四转速，所述第三时间小于所述第四时间；
对具有所述第二嵌段共聚物的第一子层和所述第二嵌段共聚物的第二子层的衬底进行第二次加热，形成所述第二分相结构层，且所述第一预分相结构层变为所述第一分相结构层。
3.根据权利要求1所述的方法，其特征在于，所述第二次加热的温度小于所述第二嵌段共聚物的玻璃化温度且小于所述第一次加热的温度，所述第二次加热的时间小于或者等于所述第一次加热的时间；所述第二嵌段共聚物层的厚度小于或等于所述第二嵌段共聚物本征分相周期的宽度的两倍。
4.根据权利要求1所述的方法，其特征在于，采用刻蚀法实施所述步骤S5，所述步骤S4和所述步骤S5之间，所述方法还包括：
对所述第二分相结构层进行化学改性，以提高所述第三嵌段的刻蚀速率与所述第四嵌段的刻蚀速率的比。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S1和所述步骤S2之间，所述方法还包括：
在所述衬底的表面上设置一个或者多个硬掩模层，所述诱导结构形成于所述硬掩模层的裸露表面上。
6.根据权利要求5所述的方法，其特征在于，所述在所述衬底的表面上设置一个或者多个硬掩模层，包括：
在所述衬底的表面上设置第一硬掩模层；
在所述第一硬掩模层的远离所述衬底的表面设置中性层，所述中性层的材料为与所述第一嵌段共聚物层的材料同体系的无规共聚物；
在所述中性层的远离所述第一硬掩模层的表面上设置第二硬掩模层。
7.根据权利要求1所述的方法，其特征在于，所述步骤S2包括：
在所述衬底的表面上设置光刻胶层；
采用光刻工艺去除部分的光刻胶层，形成诱导结构，所述诱导结构的周期宽度为所述第一嵌段共聚物的本征分相周期宽度的N倍，N为大于或者等于1的正整数。
8.根据权利要求1所述的方法，其特征在于，所述第一嵌段共聚物层的材料和所述第二嵌段共聚物层的材料相同。
9.一种半导体结构，其特征在于，所述半导体结构为权利要求1至8中任一项所述的制作方法制作而成的。
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