JP2013201279A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】微細化を図ることができる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上に開口部を含むパターン膜を形成する工程と、前記開口部に自己組織化材料を配置し相分離させて第１自己組織化材料膜を形成する工程と、前記開口部における前記第１自己組織化材料膜上に自己組織化材料を配置し相分離させて第２自己組織化材料膜を形成する工程と、を備える。
【選択図】図２

Description

本発明の実施形態は、半導体装置の製造方法に関する。

近年の半導体装置の高集積化、高性能化に伴い、パターン形成に要求される寸法は年々微細になってきている。特に、高集積化の進むメモリデバイスは、微細なラインアンドスペースパターンを必要としている。そのため、リソグラフィー技術は技術的革新を続けている。しかし、近年のメモリデバイスが必要とするパターンは、リソグラフィーの解像限界を超え始めている。そこで、自己組織化材料を用いて、リソグラフィーの解像限界以上の超微細パターンを形成する方法が開発されている。しかし、実際のメモリデバイスに、自己組織化材料を用いたパターン形成を適用すると、合わせズレの問題が生じ、微細化を困難にしている。

特開２００８−０３６４９１号公報

本発明の実施形態は、微細化を図ることができる半導体装置の製造方法を提供する。

実施形態に係る半導体装置の製造方法は、半導体基板上に開口部を含むパターン膜を形成する工程と、前記開口部に自己組織化材料を配置し相分離させて第１自己組織化材料膜を形成する工程と、前記開口部における前記第１自己組織化材料膜上に自己組織化材料を配置し相分離させて第２自己組織化材料膜を形成する工程と、を備える。

（ａ）、（ｃ）及び（ｅ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）及び（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）及び（ｄ）は、それぞれ（ａ）及び（ｃ）に示すＡ−Ａ’線による工程断面図であり、（ｅ）は、（ｃ）に示すＢ−Ｂ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）及び（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）及び（ｄ）は、それぞれ（ａ）及び（ｃ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は、（ａ）に示すＢ−Ｂ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）、（ｃ）及び（ｅ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１（ａ）、（ｃ）及び（ｅ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。

図１（ａ）及び（ｂ）に示すように、先ず、半導体基板１１を用意する。半導体基板１１は、例えば、シリコン基板であり、上面に、例えば、素子分離領域及びトランジスタのような素子が形成されている。次に、半導体基板１１上に、例えば、ＴＥＯＳを用いてシリコン酸化物を堆積させることにより層間絶縁膜１２を形成する。次に、層間絶縁膜１２上にレジストを配置する。そして、リソグラフィー技術を用いて、レジストをパターニングすることにより、層間絶縁膜１２上にガイドパターン１３を形成する。パターニングにおいて、ガイドパターン１３が開口部１３ａを含むように、レジストをパターニングする。

次に、図１（ｃ）及び（ｄ）に示すように、ガイドパターン１３をマスクとして、層間絶縁膜１２を、エッチングし、ガイドパターン１３のパターンを層間絶縁膜１２に転写する。これにより、層間絶縁膜１２に開口部１２ａが形成される。開口部１２ａが形成された層間絶縁膜１２及び開口部１３ａが形成されたガイドパターン１３をパターン膜ともいう。エッチングは、例えば、ドライエッチングにより行う。
次に、図１（ｅ）及び（ｆ）に示すように、例えば、アッシングを行うことにより、ガイドパターン１３を除去する。

図２（ａ）、（ｃ）及び（ｅ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
図２（ａ）及び（ｂ）に示すように、開口部１２ａにおける半導体基板１１上に自己組織化材料、例えば、有機材料のポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料を相分離させる。これにより、開口部１２ａにおける半導体基板１１上に自己組織化材料膜１４が形成される。

ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数のピラー１４ｂとを含むようにする。相１４ａは、例えば、ポリエチレンオキサイド（ＰＥＯ）からなるシリコン酸化物を含む。ピラー１４ｂは、ポリスチレン（ＰＳ）を含む。ピラー１４ｂの形状は、柱状である。ピラー１４ｂは、上面を上方、底面を下方にして、半導体基板１１上に配置されている。ピラー１４ｂは、半導体基板１１の上面における一方向及び一方向に直交して交差する他方向に周期的に配置されている。ピラー１４ｂの周囲を相１４ａが取り囲んでいる。ピラー１４ｂを、相１４ａの上面から下面まで貫通するように形成する。相１４ａの上面にピラー１４ｂの上面が露出している。すなわち、相１４ａの上面の位置とピラー１４ｂの上面の位置は一致している。

次に、図２（ｃ）及び（ｄ）に示すように、相１４ａ及びピラー１４ｂ上に、自己組織化材料、例えば、前述のポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料を相分離させる。これにより、開口部１２ａにおける自己組織化材料膜１４上に、自己組織化材料膜５１が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜５１が、相１４ａと、複数のライン１４ｃとを含むようにする。相１４ａは、例えば、ポリエチレンオキサイド（ＰＥＯ）からなるシリコン酸化物を含む。ライン１４ｃは、ポリスチレン（ＰＳ）を含む。自己組織化材料膜５１を、ラメラパターン、すなわち、相１４ａ中に複数のライン１４ｃを含むパターンとする。

このとき、ライン１４ｃが、一方向に延びるように組成及び熱処理条件を制御して形成する。また、ライン１４ｃが、相１４ａの上面から下面まで貫通するように組成及び熱処理条件を制御して形成する。さらに、ライン１４ｃを、他方向に沿ってピラー１４ｂが配置された周期と同じ周期で配置され、ピラー１４ｂ上にライン１４ｃが配置されるように組成及び熱処理条件を制御する。これにより、ライン１４ｃはピラー１４ｂに接して一体化する。

次に、図２（ｅ）及び（ｆ）に示すように、例えば、アッシングを行うことにより、ピラー１４ｂ及びライン１４ｃを除去する。これにより、ライン１４ｃが除去された相１４ａの上部には溝１５が形成され、ピラー１４ｂが除去された相１４ａの下部には、孔１６が形成される。溝１５の底面に孔１６が開口している。

図３（ａ）及び（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）及び（ｄ）は、それぞれ（ａ）及び（ｃ）に示すＡ−Ａ’線による工程断面図であり、（ｅ）は、（ｃ）に示すＢ−Ｂ’線による工程断面図である。
次に、図３（ａ）及び（ｂ）に示すように、例えば、スパッタリングにより、バリアメタル、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を、半導体基板１１上に堆積させ、孔１６及び溝１５の側面を覆うようにバリアメタル膜１７、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜を形成する。その後、例えば、ＣＶＤ法により、上方から導電材料、例えば、タングステン（Ｗ）を堆積させ、孔１６、溝１５及び開口部１２ａを埋め込むように層間絶縁膜１２上に導電膜１８、例えば、タングステン膜を形成する。

次に、図３（ｃ）〜（ｅ）に示すように、例えば、ＣＭＰ法により、相１４ａの上面が露出するまで、導電膜１８の上面を平坦化する。これにより、溝１５に埋め込まれた導電材料からなる配線１９及び孔１６に埋め込まれた導電材料からなるプラグ２０が、半導体基板１１上に形成される。このようにして、半導体装置１が製造される。

次に、本実施形態の効果について説明する。
本実施形態によれば、相分離する各相の形態及びサイズを分子レベルで制御することができる自己組織化材料を用いて、マスクパターンを形成することができる。これにより、光リソグラフィーの限界より微細なパターンを形成することができる。よって、半導体装置１を微細化することができる。
また、自己組織化材料を用いて、上層及び下層の２回のパターニングを、１つのパターン膜を用いて行うことができる。したがって、各パターニングにおけるマスクの合わせ誤差を低減することができる。

（比較例）
次に、第１の実施形態の比較例について説明する。
図４（ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。

図４（ａ）及び（ｂ）に示すように、半導体基板１１を用意する。半導体基板１１上に、例えば、ＴＥＯＳを用いてシリコン酸化物を堆積させることにより層間絶縁膜１２を形成する。本比較例において、層間絶縁膜１２の厚さは、前述の第１の実施形態における層間絶縁膜１２の厚さより小さい。次に、層間絶縁膜１２上にガイドパターン１３を形成する。パターニングにおいて、ガイドパターン１３が開口部１３ａを含むように、レジストをパターニングする。

次に、図４（ｃ）及び（ｄ）に示すように、ガイドパターン１３をマスクとして、層間絶縁膜１２を、エッチングする。これにより、層間絶縁膜１２に開口部１２ａが形成される。
次に、図４（ｅ）及び（ｆ）に示すように、例えば、アッシングを行うことにより、ガイドパターン１３を除去する。

図５（ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図５（ａ）及び（ｂ）に示すように、開口部１２ａにおける半導体基板１１上に自己組織化材料１４、例えば、有機材料のポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、開口部１２ａにおける半導体基板１１上に自己組織化材料膜１４が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数のピラー１４ｂとを含むようにする。相１４ａは、例えば、ポリエチレンオキサイド（ＰＥＯ）からなるシリコン酸化物を含む。ピラー１４ｂは、ポリスチレン（ＰＳ）を含む。ピラー１４ｂの形状及び配置は、前述の第１の実施形態と同様であるので説明を省略する。

次に、図５（ｃ）及び（ｄ）に示すように、例えば、酸素ガスを用いたアッシングを行うことにより、ピラー１４ｂを除去する。これにより、相１４ａには孔１６が形成される。
次に、図５（ｅ）及び（ｆ）に示すように、例えば、スパッタリングにより、バリアメタル、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を、半導体基板１１上に堆積させ、孔１６の側面を覆うようにバリアメタル膜１７、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜を形成する。その後、例えば、ＣＶＤ法により、上方から導電材料、例えば、タングステン（Ｗ）を堆積させ、孔１６を埋め込むように層間絶縁膜１２上に導電膜１８、例えば、タングステン膜を形成する。

図６（ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図６（ａ）及び（ｂ）に示すように、例えば、ＣＭＰ法により、相１４ａの上面が露出するまで、導電膜１８の上面を平坦化する。これにより、孔１６に埋め込まれた導電材料からなるプラグ２０が、半導体基板１１上に形成される。

次に、図６（ｃ）及び（ｄ）に示すように、層間絶縁膜１２上に、例えば、ＴＥＯＳを用いてシリコン酸化物を堆積させることにより層間絶縁膜３２を形成する。
次に、図６（ｅ）及び（ｆ）に示すように、層間絶縁膜３２上にレジストを配置する。そして、リソグラフィー技術を用いて、レジストをパターニングすることにより、層間絶縁膜３２上にガイドパターン３３を形成する。パターニングにおいて、ガイドパターン３３が開口部３３ａを含むように、レジストをパターニングする。このとき、リソグラフィー技術の限界で、下方に形成された開口部１２ａと、ガイドパターン３３の開口部３３ａとの間で、例えば、水平方向に略２０ｎｍの合わせズレが生じる。

図７（ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
図７（ａ）及び（ｂ）に示すように、ガイドパターン３３をマスクとして、層間絶縁膜３２を、エッチングすることにより、ガイドパターン３３のパターンを層間絶縁膜３２に転写する。これにより、層間絶縁膜３２に開口部３２ａが形成される。エッチングは、例えば、ドライエッチングにより行う。
次に、図７（ｃ）及び（ｄ）に示すように、例えば、アッシングを行うことにより、ガイドパターン１３を除去する。

次に、図７（ｅ）及び（ｆ）に示すように、開口部３２ａにおける相１４ａ及びプラグ２０上に、自己組織化材料、例えば、ポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料を相分離させる。これにより、開口部３２ａにおける相１４ａ及びプラグ２０上に、自己組織化材料膜５１が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜５１が、相１４ａと、複数のライン１４ｃとを含むようにする。相１４ａは、例えば、ポリエチレンオキサイド（ＰＥＯ）からなるシリコン酸化物を含む。ライン１４ｃは、ポリスチレン（ＰＳ）を含む。ライン１４ｃの形状及び配置は、前述の第１の実施形態と同様であるので説明を省略する。

図８（ａ）、（ｃ）及び（ｅ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図８（ａ）及び（ｂ）に示すように、例えば、アッシングを行うことにより、ライン１４ｃを除去する。これにより、相１４ａには溝１５が形成される。溝１５の底面に孔１６が開口している。

次に、図８（ｃ）及び（ｄ）に示すように、例えば、スパッタリングにより、バリアメタル、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を、層間絶縁膜３２上に堆積させ、溝１５の側面を覆うようにバリアメタル膜１７、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜を形成する。その後、例えば、ＣＶＤ法により、上方から導電材料、例えば、タングステン（Ｗ）を堆積させ、溝１５を埋め込むように層間絶縁膜３２上に導電膜３８、例えば、タングステン膜を形成する。

次に、図８（ｅ）及び（ｆ）に示すように、例えば、ＣＭＰ法により、相１４ａの上面が露出するまで、導電膜３８の上面を平坦化する。これにより、溝１５に埋め込まれた導電材料からなる配線１９が、半導体基板１１上に形成される。このようにして、半導体装置１０１が製造される。

本比較例においては、半導体基板１１上にプラグ２０及び配線１９を形成することができる。しかし、リソグラフィーの合わせズレが発生して、プラグ２０及び配線１９が接していない。したがって、半導体装置１０１を動作させることができない。

（第２の実施形態）
次に、第２の実施形態について説明する。
図９（ａ）、（ｃ）及び（ｅ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。

図９（ａ）及び（ｂ）に示すように、半導体基板１１を用意する。次に、半導体基板１１上にレジストを配置する。レジストとしては、ＡｒＦ露光技術に用いられるポリメチルメタクリレート（ＰＭＭＡ）系のレジストを用いる。そして、リソグラフィー技術を用いて、レジストをパターニングすることにより、半導体基板１１上にガイドパターン１３を形成する。パターニングにおいて、ガイドパターン１３が開口部１３ａを含むように、レジストをパターニングする。

次に、図９（ｃ）及び（ｄ）に示すように、ガイドパターン１３における開口部１３ａに自己組織化材料１４、例えば、有機材料のポリスチレン（ＰＳ）／ポリメチルメタクリレート（ＰＭＭＡ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、開口部１３ａにおける半導体基板１１上に、自己組織化材料膜１４が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数のピラー１４ｂとを含むようにする。相１４ａは、例えば、ポリメチルメタクリレート（ＰＭＭＡ）を含む。ピラー１４ｂは、ポリスチレン（ＰＳ）を含む。ピラー１４ｂの形状及び配置は、前述の第１の実施形態と同様であるので説明を省略する。

次に、図９（ｅ）及び（ｆ）に示すように、開口部１３ａにおける自己組織化材料膜１４上に、自己組織化材料５１、例えば、前述のポリスチレン（ＰＳ）／ポリメチルメタクリレート（ＰＭＭＡ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、開口部１３ａにおける自己組織化材料膜１４上に、自己組織化材料膜５１が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜５１が、相１４ａと、複数のライン１４ｃとを含むようにする。相１４ａは、例えば、ポリメチルメタクリレート（ＰＭＭＡ）を含む。ライン１４ｃは、ポリスチレン（ＰＳ）を含む。ライン１４ｃの形状及び配置は、前述の第１の実施形態と同様であるので説明を省略する。

図１０（ａ）、（ｃ）及び（ｅ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図１０（ａ）及び（ｂ）に示すように、例えば、酸素を用いたプラズマ処理により、ポリメチルメタクリレート（ＰＭＭＡ）を含むガイドパターン１３及び相１４ａを選択的に除去する。これにより、半導体基板１１には、ピラー１４ｂ及びライン１４ｃが残存する。

次に、図１０（ｃ）及び（ｄ）に示すように、ピラー１４ｂ及びライン１４ｃを覆うように、半導体基板１１上に、塗布型の絶縁膜２１、例えば、シリコン酸化膜を形成する。
次に、図１０（ｅ）及び（ｆ）に示すように、例えば、ドライエッチング技術を用いて、絶縁膜２１をエッチングバックし、ライン１４ｃの上面を露出させる。

図１１（ａ）及び（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）及び（ｄ）は、それぞれ（ａ）及び（ｃ）に示すＡ−Ａ’線による工程断面図である。
次に、図１１（ａ）及び（ｂ）に示すように、ピラー１４ｂ及びライン１４ｃに対してアッシングを行うことにより、ピラー１４ｂ及びライン１４ｃを除去する。これにより、絶縁膜２１が残留する。絶縁膜２１におけるピラー１４ｂ及びライン１４ｃが配置していた部分は、溝１５及び孔１６となる。

次に、図１１（ｃ）及び（ｄ）に示すように、例えば、スパッタリングにより、バリアメタル、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を、半導体基板１１上に堆積させ、孔１６及び溝１５の側面を覆うようにバリアメタル膜１７、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜を形成する。その後、例えば、ＣＶＤ法により、上方から導電材料、例えば、タングステン（Ｗ）を堆積させ、孔１６及び溝１５を埋め込むように、絶縁膜２１上に導電膜１８、例えば、タングステン膜を形成する。

図１２（ａ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は、（ａ）に示すＢ−Ｂ’線による工程断面図である。
次に、図１２（ａ）〜（ｃ）に示すように、例えば、ＣＭＰ法により、絶縁膜２１の上面が露出するまで、導電膜１８の上面を平坦化する。これにより、溝１５に埋め込まれた導電材料からなる配線１９及び孔１６に埋め込まれた導電材料からなるプラグ２０が、半導体基板１１上に形成される。このようにして、半導体装置２が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、配線１９及びプラグ２０をデュアルダマシン構造とすることができ、構造を簡略化することができる。また、配線１９及びプラグ２０並びに配線１９及びプラグ２０を覆う材料選択の自由度を増加させることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第３の実施形態）
次に、第３の実施形態について説明する。
図１３（ａ）、（ｃ）及び（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。

図１３（ａ）及び（ｂ）に示すように、先ず、半導体基板１１を用意する。次に、半導体基板１１上に、電極材料膜２２、例えば、ゲート電極材料膜を形成する。そして、電極材料膜２２上に、カーボン膜２３を形成する。さらに、カーボン膜２３上に、絶縁膜２４、例えば、シリコン酸化膜を形成し、絶縁膜２４上に、レジストを配置する。そして、リソグラフィー技術を用いて、レジストをパターニングすることにより、絶縁膜２４上にガイドパターン１３を形成する。パターニングにおいて、ガイドパターン１３が開口部１３ａを含むように、レジストをパターニングする。例えば、開口部１３ａは、上方から見て、矩形である。

次に、図１３（ｃ）及び（ｄ）に示すように、ガイドパターン１３をマスクとして、絶縁膜２４に対してフルオロカーボンガスを用いたエッチングを行うことにより、ガイドパターン１３のパターンを絶縁膜２４に転写する。これにより、絶縁膜２４に開口部２４ａが形成される。さらに、カーボン膜２３に対して酸素ガスを用いたエッチングを行うことにより、パターンをカーボン膜２３に転写する。このとき、カーボン膜２３を貫通させずに、開口部２４ａの直下域における電極材料膜２２上にカーボン膜２３を残留させる。カーボン膜２３における開口部２４ａの直下域には凹部２３ａが形成される。
次に、図１３（ｅ）及び（ｆ）に示すように、フッ酸を用いたウェットエッチングにより絶縁膜２４を除去する。

図１４（ａ）、（ｃ）及び（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図１４（ａ）及び（ｂ）に示すように、カーボン膜２３における凹部２３ａに自己組織化材料１４、例えば、ポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、凹部２３ａの内部に、自己組織化材料膜１４が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数のシリンダー１４ｄとを含むようにする。

相１４ａは、例えば、ポリスチレンを含む。シリンダー１４ｄは、ポリエチレンオキサイドからなるシリコン酸化物を含む。シリンダー１４ｄの形状は、円柱状である。シリンダー１４ｄは、横にして並べられ、すなわち、シリンダー１４ｄの上面及び底面に垂直な方向を、凹部２３ａの底面に平行な一方向、例えば、凹部２３ａの側面に沿った方向にして周期的に配置されている。シリンダー１４ｄの上面、底面及び側面は、相１４ａによって取り囲まれている。すなわち、シリンダー１４ｄは、相１４ａ中に埋め込まれている。

次に、図１４（ｃ）及び（ｄ）に示すように、凹部２３ａの下部に形成された相１４ａ及び凹部２３ａの側面を覆うように、カーボン膜２３上にカーボン膜２５を形成する。
次に、図１４（ｅ）及び（ｆ）に示すように、例えば、酸素を用いたドライエッチングを行うことにより、カーボン膜２５における凹部２３ａの側面上以外の部分を除去する。これにより、凹部２３ａの側面上にカーボン膜２５が残留し、スペーサーが形成される。

図１５（ａ）、（ｃ）及び（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図１５（ａ）及び（ｂ）に示すように、凹部２３ａに自己組織化材料５１、例えば、ポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、凹部２３ａの内部における自己組織化材料膜１４上に、自己組織化材料膜５１が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数の球状パターン１４ｅとを含むようにする。

相１４ａは、例えば、ポリスチレンを含む。球状パターン１４ｅは、ポリエチレンオキサイドからなるシリコン酸化物を含む。球状パターン１４ｅの形状は、球状である。球状パターン１４ｅは、シリンダー１４ｄの直上域に、シリンダー１４ｄに沿って周期的に配置されている。一のシリンダー１４ｄに沿って配置された球状パターン１４ｅの列は、隣に配置されたシリンダー１４ｄの直上域における球状パターン１４ｅの列に対して、球状パターン１４ｅの配列周期の半分の長さだけずれている。球状パターン１４ｅの周囲は、相１４ａによって取り囲まれている。

次に、図１５（ｃ）及び（ｄ）に示すように、例えば、酸素を用いてドライエッチングを行う。シリコン酸化物を含む球状パターン１４ｅ及びシリンダー１４ｄは、マスクとなる。これにより、ポリスチレンを含む相１４ａ並びにカーボン膜２３及びカーボン膜２５における球状パターン１４ｅ及びシリンダー１４ｄの直下域以外の部分は除去される。よって、ポリスチレンを含む相１４ａ並びにカーボン膜２３及びカーボン膜２５における球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分は、電極材料膜２２上に残留する。

次に、図１５（ｅ）及び（ｆ）に示すように、電極材料膜２２上に残留した球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分をマスクとして、電極材料膜２２に対して、ＨＢｒ、Ｃｌ_２及びＯ_２からなる群より選択された少なくとも１つのガスを含むガスを用いてドライエッチングを行う。これにより、球状パターン１４ｅ及びシリンダー１４ｄの直下域のパターンが電極材料膜２２に転写される。

図１６（ａ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図である。
次に、図１６（ａ）及び（ｂ）に示すように、ウェットエッチング及びアッシングを行うことにより、球状パターン１４ｅ、シリンダー１４ｄ、相１４ａ及びカーボン膜２３を除去する。これにより、電極材料膜２２における球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分が残留する。このようにして、ゲート電極のパターンが形成される。ゲート電極のパターンには、ゲート電極の幅よりも広いパターンが形成される。このパターンがフリンジとなるので、このゲート電極へのコンタクトプラグを形成する際、リソグラフィーの合わせズレが生じてもゲート電極とコンタクトを形成する事が可能となる。
このようにして、半導体装置３が製造される。

次に、本実施形態の効果について説明する。
本実施形態によれば、１つのガイドパターンに対して上層及び下層の２回のパターンニングを行う際に、上層のガイドパターンの幅をスペーサーにより変化させることができる。これにより、上層及び下層の所定のパターンに対して同期させて形成することができる。また、フリンジのパターンのような幅が大きい部分を付加することができる。したがって、パターンの形状の自由度を増加させることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
なお、下層のパターンをシリンダー１４ｄとしてがこれに限らない。下層のパターンをライン１４ｃとし、ラメラ構造を形成してもよい。

（第４の実施形態）
次に、第４の実施形態について説明する。
図１７（ａ）、（ｃ）及び（ｅ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
先ず、前述の第３の実施形態と同様に、図１３（ａ）〜（ｆ）及び図１４（ａ）〜（ｆ）に示す工程を実施する。これらの工程については、説明を省略する。
次に、図１７（ａ）及び（ｂ）に示すように、リソグラフィー技術を用いて、相１４ａの一部を覆い、凹部２３ａの一部を埋め込むように、カーボン膜２３上にレジストパターン２６を形成する。

次に、図１７（ｃ）及び（ｄ）に示すように、レジストパターン２６で覆われた部分以外の凹部２３ａに、自己組織化材料１４、例えば、ポリスチレン（ＰＳ）／ポリエチレンオキサイド（ＰＥＯ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、凹部２３ａにおける自己組織化材料膜１４上に、自己組織化材料膜５１が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数の球状パターン１４ｅとを含むようにする。相１４ａは、例えば、ポリスチレンを含む。球状パターン１４ｅは、ポリエチレンオキサイドからなるシリコン酸化物を含む。球状パターン１４ｅの形状及び配置は、前述の第３の実施形態と同様であるので説明を省略する。

次に、シリコン酸化物を含む球状パターン１４ｅ及びシリンダー１４ｄをマスクとして、例えば、酸素を用いてドライエッチングを行い、ポリスチレンを含む相１４ａ並びにカーボン膜２３及びカーボン膜２５における球状パターン１４ｅ及びシリンダー１４ｄの直下域以外の部分を除去する。このとき、レジストパターン２６も除去される。そして、電極材料膜２２上に残留した球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分をマスクとして、電極材料膜２２に対して、ＨＢｒ、Ｃｌ_２及びＯ_２からなる群より選択された少なくとも１つのガスを含むガスを用いてドライエッチングを行い、球状パターン１４ｅ及びシリンダー１４ｄの直下域のパターンをゲート電極材料に転写する。

次に、図１７（ｅ）及び（ｆ）に示すように、ウェットエッチング及びアッシングを行うことにより、球状パターン１４ｅ、シリンダー１４ｄ、相１４ａ及びカーボン膜２３を除去する。これにより、電極材料膜２２における球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分が残留する。これにより、ゲート電極のパターンが形成される。このようにして、半導体装置４が製造される。

次に、本実施形態の効果について説明する。
上層のパターンの形成において、レジストパターンを併用することにより、自己組織化材料のパターンとは独立してパターンの形状を制御することができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第５の実施形態）
次に、第５の実施形態について説明する。
図１８（ａ）、（ｃ）及び（ｅ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。

先ず、前述の第３の実施形態と同様に、図１３（ａ）〜（ｆ）に示す工程を実施する。これらの工程については、説明を省略する。
次に、図１８（ａ）及び（ｂ）に示すように、カーボン膜２３における凹部２３ａに自己組織化材料１４、例えば、ポリスチレン（ＰＳ）／ポリジメチルシロキサン（ＰＤＭＳ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、凹部２３ａの内部に、自己組織化材料膜１４が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数のシリンダー１４ｄとを含むようにする。

相１４ａは、例えば、ポリスチレンを含む。シリンダー１４ｄは、例えば、ポリジメチルシロキサンから形成されたシリコン酸化物を含む。シリンダー１４ｄの形状及び配置は、前述の第３の実施形態と同様であるので説明を省略する。自己組織化材料１４として、ポリジメチルシロキサン（ＰＤＭＳ）を含むものを使用した場合には、自己組織化材料１４の上部にシリコン酸化膜２７が形成される。

次に、図１８（ｃ）及び（ｄ）に示すように、例えば、酸素を用いたプラズマ処理を行うことにより、カーボン膜２３の凹部２３ａの幅を大きくする。これにより、シリコン酸化膜２７及び相１４ａの側面と凹部２３ａの側面との間に溝２８が形成される。
次に、図１８（ｅ）及び（ｆ）に示すように、例えば、フッ酸を用いたウェットエッチングを行うことにより、シリコン酸化膜２７を除去する。

図１９（ａ）、（ｃ）及び（ｅ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）、（ｄ）及び（ｆ）は、それぞれ（ａ）、（ｃ）及び（ｅ）に示すＡ−Ａ’線による工程断面図である。
次に、図１９（ａ）及び（ｂ）に示すように、リソグラフィー技術を用いて、相１４ａの一部を覆い、凹部２３ａの一部を埋め込むように、カーボン膜２３上にレジストパターン２６を形成する。

次に、図１９（ｃ）及び（ｄ）に示すように、レジストパターン２６で覆われた部分以外の凹部２３ａに、自己組織化材料５１、例えば、ポリスチレン（ＰＳ）／ポリジメチルシロキサン（ＰＤＭＳ）系のジブロックコポリマーを塗布して配置する。そして、自己組織化材料１４を相分離させる。これにより、凹部２３ａにおける自己組織化材料膜１４上に、自己組織化材料膜５１が形成される。ジブロックコポリマーの組成を所定の組成とし、相分離時の熱処理を所定の条件とすることにより、自己組織化材料膜１４が、相１４ａと、複数の球状パターン１４ｅとを含むようにする。

相１４ａは、例えば、ポリスチレンを含む。球状パターン１４ｅは、例えば、ポリジメチルシロキサンからなるシリコン酸化物を含む。球状パターン１４ｅの形状は、球状である。球状パターン１４ｅを、シリンダー１４ｄの直上域に、シリンダー１４ｄに沿って周期的に配置する。自己組織化材料１４として、ポリジメチルシロキサン（ＰＤＭＳ）を含むものを使用した場合には、自己組織化材料１４の上部にシリコン酸化膜２９が形成される。
次に、図１４（ｅ）及び（ｆ）に示すように、例えば、フッ酸を用いたウェットエッチングを行うことにより、シリコン酸化膜２９を除去する。

次に、シリコン酸化物を含む球状パターン１４ｅ及びシリンダー１４ｄをマスクとして、例えば、酸素を用いてドライエッチングを行い、ポリスチレンを含む相１４ａ並びにカーボン膜２３及びカーボン膜２５における球状パターン１４ｅ及びシリンダー１４ｄの直下域以外の部分を除去する。このとき、レジストパターン２６も除去される。そして、電極材料膜２２上に残留した球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分をマスクとして、電極材料膜２２に対して、ＨＢｒ、Ｃｌ_２及びＯ_２からなる群より選択された少なくとも１つのガスを含むガスを用いてドライエッチングを行い、球状パターン１４ｅ及びシリンダー１４ｄの直下域のパターンを電極材料膜２２に転写する。

図２０（ａ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ｂ）は、（ａ）に示すＡ−Ａ’線による工程断面図である。
次に、図２０（ａ）及び（ｂ）に示すように、ウェットエッチング及びアッシングを行うことにより、球状パターン１４ｅ、シリンダー１４ｄ、相１４ａ及びカーボン膜２３を除去する。これにより、電極材料膜２２における球状パターン１４ｅ及びシリンダー１４ｄの直下域の部分が残留する。これにより、ゲート電極のパターンが形成される。このようにして、半導体装置５が製造される。

次に、本実施形態の効果について説明する。
本実施形態によれば、上層のパターンの形成のときに、凹部の幅を広げることによって、最も外側の配線にも幅が大きい部分を付加することができる。よって、パターン設計の自由度を増加させることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

以上説明した実施形態によれば、微細化を図ることができる半導体装置の製造方法を提供することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１、２、３、４、５、１０１：半導体装置、１１：半導体基板、１２、３２：層間絶縁膜、１３、３３：ガイドパターン、１２ａ、１３ａ、２４ａ、３２ａ、３３ａ：開口部、１４、５１、：自己組織化材料膜、１４ａ：相、１４ｂ：ピラー、１４ｃ：ライン、１４ｄ：シリンダー、１４ｅ：球状パターン、１５：溝、１６：孔、１７、３７：バリアメタル膜、１８、３８：導電膜、１９：配線、２０：プラグ、２１：絶縁膜、２２：電極材料膜、２３、２５：カーボン膜、２３ａ：凹部、２４：絶縁膜、２６：レジストパターン、２７、２９：シリコン酸化膜、２８：溝

Claims (12)

1. 半導体基板上に、開口部を含み、シリコン酸化物を含むパターン膜を形成する工程と、
   前記開口部に有機材料とシリコン酸化物とを含む自己組織化材料を配置し相分離させて、その上面から下面まで貫通する複数のピラーを含むように第１自己組織化材料膜を形成する工程と、
   前記開口部において前記第１自己組織化材料膜上に、有機材料とシリコン酸化物とを含む自己組織化材料を配置し相分離させて、その上面から下面まで貫通し前記複数のピラーに接するラインを含むように第２自己組織化材料膜を形成する工程と、
   前記ピラー及び前記ラインを除去して孔及び溝を形成し、前記孔及び前記溝に導電材料を埋め込む工程と、
   を備えた半導体装置の製造方法。
2. 半導体基板上に、開口部を含むパターン膜を形成する工程と、
   前記開口部に自己組織化材料を配置し相分離させて第１自己組織化材料膜を形成する工程と、
   前記開口部において前記第１自己組織化材料膜上に、自己組織化材料を配置し相分離させて第２自己組織化材料膜を形成する工程と、
   を備えた半導体装置の製造方法。
3. 前記第１自己組織化材料膜を形成する工程は、前記第１自己組織化材料膜の上面から下面まで貫通する複数のピラーを含むように前記第１自己組織化材料膜を形成し、
   前記第２自己組織化材料膜を形成する工程は、前記第２自己組織化材料膜の上面から下面まで貫通し前記複数のピラーに接するラインを含むように前記第２自己組織化材料膜を形成する請求項２記載の半導体装置の製造方法。
4. 前記ピラー及び前記ラインを除去して孔及び溝を形成し、前記孔及び前記溝に導電材料を埋め込む工程をさらに備えた請求項３記載の半導体装置の製造方法。
5. 前記パターン膜は、シリコン酸化物を含むようにし、
   前記自己組織化材料は、有機材料とシリコン酸化物とを含むようにする請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
6. 前記ピラー及び前記ラインを残すように、前記第１自己組織化材料膜及び前記第２自己組織化材料膜の一部、並びに前記パターン膜を除去し、前記ピラー及び前記ラインを覆うように絶縁膜を形成する工程をさらに備えた請求項３記載の半導体装置の製造方法。
7. 前記パターン膜は、レジストを含むようにし、
   前記自己組織化材料は、ポリスチレン及びポリメチルメタクリートを含むようにする請求項６記載の半導体装置の製造方法。
8. 前記第１自己組織化材料膜を形成する工程は、前記第１自己組織化材料膜の内部に前記半導体基板に平行なシリンダーを含むように前記第１自己組織化材料膜を形成し、
   前記第２自己組織化材料膜を形成する工程は、前記第２自己組織化材料膜の内部であって前記シリンダーの直上域に球状パターンを含むように前記第２自己組織化材料膜を形成する請求項２記載の半導体装置の製造方法。
9. 前記第１自己組織化材料膜の上面上における前記開口部の側面上にスペーサを形成する工程をさらに備えた請求項８記載の半導体装置の製造方法。
10. 前記開口部における前記第１自己組織化膜の上面の一部をレジストで覆う請求項８または９に記載の半導体装置の製造方法。
11. 前記第１自己組織化材料膜を形成する工程の後に、前記開口部の側面を除去する工程をさらに備えた請求項８〜１０のいずれか１つに記載の半導体装置の製造方法。
12. 前記パターン膜は、カーボンを含むようにし、
    前記自己組織化材料は、有機材料とシリコン酸化物とを含むようにする請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。

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