JP2012199391A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 9
- 239000010410 layer Substances 0.000 description 119
- 230000001681 protective effect Effects 0.000 description 54
- 239000011229 interlayer Substances 0.000 description 41
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 32
- 230000000052 comparative effect Effects 0.000 description 22
- 230000008901 benefit Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000003302 ferromagnetic material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Mram Or Spin Memory Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Hall/Mr Elements (AREA)
Abstract
【課題】積層ハードマスクを部分的に残存させつつ、配線層用のビアプラグのアスペクト比を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】基板上に第１の配線層１０２を形成し、第１の配線層１０２上に、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を順に形成し、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を含むピラー状の構造体を形成する。第１の配線層１０２上に、構造体の上面及び側面を覆うように、第３及び第４の絶縁膜１０９，１０６を形成し、第４の絶縁膜１０６を、第２の絶縁膜１０５が露出するように、部分的に除去する。第１及び第２の絶縁膜内に、半導体素子材料に接続された第１のビアプラグ１０７を形成し、第３及び第４の絶縁膜内に、第１の配線層１０２に接続された第２のビアプラグ１０８を形成し、第１及び第２のビアプラグ上に第２の配線層１１１を形成する。
【選択図】図１
【解決手段】基板上に第１の配線層１０２を形成し、第１の配線層１０２上に、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を順に形成し、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を含むピラー状の構造体を形成する。第１の配線層１０２上に、構造体の上面及び側面を覆うように、第３及び第４の絶縁膜１０９，１０６を形成し、第４の絶縁膜１０６を、第２の絶縁膜１０５が露出するように、部分的に除去する。第１及び第２の絶縁膜内に、半導体素子材料に接続された第１のビアプラグ１０７を形成し、第３及び第４の絶縁膜内に、第１の配線層１０２に接続された第２のビアプラグ１０８を形成し、第１及び第２のビアプラグ上に第２の配線層１１１を形成する。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関する。
ＭＴＪ（磁気トンネル接合）素子、ＭＩＭ（Metal-Insulator-Metal）キャパシタ、相転移素子等の半導体素子を形成する際には、２層以上のハードマスク層を含む積層ハードマスクを用いてエッチング加工を行うことが多い。また、このような半導体素子の形成場所が配線層上である場合には、半導体素子用のビアプラグと、配線層用のビアプラグとが形成されることとなる。しかしながら、半導体素子上に積層ハードマスクを形成することでハードマスクのトータル膜厚が厚くなるため、配線層用のビアプラグのアスペクト比が高くなってしまう。そのため、ビアホールの加工や、ビアプラグ材の埋設が困難になるという問題が生じる。
配線層用のビアプラグのアスペクト比を下げるための手法としては、半導体素子の形成後に、積層ハードマスクを除去することが考えられる。しかしながら、この場合には、積層ハードマスクを除去する工程により、半導体素子の特性が劣化することが懸念される。さらには、ビアホールを形成する際の合わせずれによってＭＴＪ素子と配線層用のビアプラグが接近した場合のマージン劣化が問題となる。この場合には、ＭＴＪ素子と配線層用のビアプラグがショートしてしまうことが懸念される。
積層ハードマスクを部分的に残存させつつ、配線層用のビアプラグのアスペクト比を低減することが可能な半導体装置及びその製造方法を提供する。
本発明の一の態様の半導体装置の製造方法では、基板上に第１の配線層を形成し、前記第１の配線層上に、半導体素子材料、第１の絶縁膜、及び第２の絶縁膜を順に形成し、前記半導体素子材料、前記第１の絶縁膜、及び前記第２の絶縁膜を含むピラー状の構造体を形成する。さらに、前記方法では、前記第１の配線層上に、前記構造体の上面及び側面を覆うように、第３及び第４の絶縁膜を順に形成し、前記第４の絶縁膜を、前記第２の絶縁膜が露出するように、又は前記構造体の上面に形成された前記第３の絶縁膜が露出するように、部分的に除去する。さらに、前記方法では、前記第１及び第２の絶縁膜内、又は前記第１から第３の絶縁膜内に、前記半導体素子材料に電気的に接続された第１のビアプラグを形成し、前記第３及び第４の絶縁膜内に、前記第１の配線層に電気的に接続された第２のビアプラグを形成し、前記第１及び第２のビアプラグ上に第２の配線層を形成する。
本発明の実施形態を、図面に基づいて説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す側方断面図である。図１の半導体装置は、ＭＲＡＭ（Magnetoresistive Random Access Memory）に相当する。
図１は、第１実施形態の半導体装置の構造を示す側方断面図である。図１の半導体装置は、ＭＲＡＭ（Magnetoresistive Random Access Memory）に相当する。
図１には、基板１００と、基板１００上に形成された下層配線層１０２と、下層配線層１０２の配線パターン間に形成された線間絶縁膜１０１が示されている。基板１００、下層配線層１０２、線間絶縁膜１０１は例えば、シリコン基板、アルミニウム配線層、シリコン酸化膜である。下層配線層１０２は、本開示の第１の配線層の例である。
図１にはさらに、下層配線層１０２上に順に形成されたＭＴＪ素子１０３と、第１のハードマスク層１０４と、第２のハードマスク層１０５とを含むピラー状（柱状）の構造体Ｐが示されている。ＭＴＪ素子１０３、第１のハードマスク層１０４、第２のハードマスク層１０５は、本開示の半導体素子、第１の絶縁膜、第２の絶縁膜の例である。
ＭＴＪ素子１０３は、強磁性体で形成された固定層１０３Ａと、障壁となる薄い絶縁層１０３Ｂと、電極材料で形成された可動層１０３Ｃが順に積層された構造を有している。なお、第１のハードマスク層１０４は、例えばシリコン窒化膜であり、第２のハードマスク層１０５は、例えばシリコン酸化膜である。
図１にはさらに、本開示の第３の絶縁膜の例である保護絶縁膜１０９と、本開示の第４の絶縁膜の例である層間絶縁膜１０６が示されている。
保護絶縁膜１０９は、下層配線層１０２上と、線間絶縁膜１０１上と、構造体Ｐの側面とに連続して形成されている。保護絶縁膜１０９は、例えばシリコン窒化膜である。保護絶縁膜１０９は、第１のハードマスク層１０４と共に、外部からＭＴＪ素子１０３への水分の浸入を防止する機能を有する。また、保護絶縁膜１０９は、ビアホールを形成する際にエッチングストッパとして使用される。これにより、ビアホールの形成時における下層配線層１０２の過剰なオーバーエッチングが抑制される。
また、層間絶縁膜１０６は、下層配線層１０２上と線間絶縁膜１０１上に、保護絶縁膜１０９を介して形成されている。層間絶縁膜１０６は、例えばシリコン酸化膜である。また、層間絶縁膜１０６の上面の高さは、第２のハードマスク層１０５の上面の高さと同じ高さとなっている。これは、後述するように、層間絶縁膜１０６の平坦化が、第２のハードマスク層１０５が露出するまで行われることに起因している。
図１にはさらに、ＭＴＪ素子１０３用のビアプラグ（第１のビアプラグ）１０７と、下層配線層１０２用のビアプラグ（第２のビアプラグ）１０８が示されている。
第１のビアプラグ１０７は、第１及び第２のハードマスク層１０４、１０５内に形成されており、ＭＴＪ素子１０３に電気的に接続されている。また、第２のビアプラグ１０８は、保護絶縁膜１０９及び層間絶縁膜１０６内に形成されており、下層配線層１０２に電気的に接続されている。
図１にはさらに、これらのビアプラグ１０７、１０８上に形成された上層配線層１１１と、上層配線層１１１の配線パターン間に形成された線間絶縁膜１１０が示されている。上層配線層１１１、線間絶縁膜１１０は例えば、アルミニウム配線層、シリコン酸化膜である。上層配線層１１１は、本開示の第２の配線層の例である。
図２は、第１実施形態の半導体装置の構造を示す上方断面図である。図１と同様、矢印Ｘ、Ｙは、基板１００の主面に平行で、互いに垂直な方向を表し、矢印Ｚは、基板１００の主面に垂直な方向を表す。
図２(ａ)、(ｂ)、(ｃ)はそれぞれ、図１に示す断面Ａ、Ｂ、Ｃにおける断面図である。図２(ａ)〜(ｃ)に示すように、構造体Ｐは、楕円形の平面形状を有している。また、保護絶縁膜１０９は、構造体Ｐの側面を覆っており、層間絶縁膜１０６は、保護絶縁膜１０９を介して構造体Ｐの側面を覆っている。図２(ａ)〜(ｃ)にはさらに、第１、第２のコンタクトプラグ１０７、１０８が示されている。
（１）第１実施形態の半導体装置の製造方法
次に、図３〜図５を参照し、第１実施形態の半導体装置の製造方法を説明する。
次に、図３〜図５を参照し、第１実施形態の半導体装置の製造方法を説明する。
図３〜図５は、第１実施形態の半導体装置の製造方法を示す側方断面図である。
まず、図３(ａ)に示すように、基板１００上に、下層配線層１０２と線間絶縁膜１０１を形成する。次に、下層配線層１０２及び線間絶縁膜１０１上に、ＭＴＪ素子１０３の材料となるＭＴＪ素子材料２０１を形成する。ＭＴＪ素子材料２０１は、固定層１０３Ａの材料となる強磁性体材料２０１Ａ、絶縁層１０３Ｂの材料となる絶縁材料２０１Ｂ、可動層１０３Ｃの材料となる電極材料２０１Ｃを順に積層させることで形成される。
次に、図３(ａ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、ＭＴＪ素子材料２０１上に、第１のハードマスク層１０４の材料となる第１のハードマスク材２０２と、第２のハードマスク層１０５の材料となる第２のハードマスク材２０３を順に形成する。第１、第２のハードマスク材２０２、２０３は例えばそれぞれ、シリコン窒化膜、シリコン酸化膜である。次に、第２のハードマスク材２０３上にレジスト膜２０４を形成し、リソグラフィにより、レジスト膜２０４のパターニングを行う。
このように、本実施形態のハードマスクは、第１のハードマスク材２０２と、第２のハードマスク材２０３とを含む積層ハードマスクとなる。第１のハードマスク材２０２は、レジスト膜２０４のアッシングの際に、ＭＴＪ素子材料２０１が酸素プラズマに曝されるのを防止する機能を有する。また、第２のハードマスク材２０３は、レジストパターンを転写するための転写マスクとして使用される。なお、ハードマスクを仮にシリコン窒化膜のみで形成すると、シリコン窒化膜が塩素ガスによってエッチングされやすい膜であるため、エッチングの際にハードマスクが削られてしまうという問題が生じる。
次に、図３(ｂ)に示すように、レジスト膜２０４をマスクとして、第２のハードマスク材２０３のエッチング加工を行い、第２のハードマスク層１０５を形成する。次に、酸素等を用いたアッシングにより、レジスト膜２０４を除去する。
次に、図３(ｃ)に示すように、第２のハードマスク層１０５をマスクとして、第１のハードマスク材２０２のエッチング加工を行い、第１のハードマスク層１０４を形成する。
次に、図４(ａ)に示すように、第１、第２のハードマスク層１０４、１０５をマスクとして、ＭＴＪ素子材料２０１のエッチング加工を行い、ＭＴＪ素子１０３を形成する。こうして、ＭＴＪ素子１０３、第１のハードマスク層１０４、第２のハードマスク層１０５を含むピラー状の構造体Ｐが形成される。
次に、図４(ｂ)に示すように、基板１００の全面を覆うように、下層配線層１０２及び線間絶縁膜１０１上に、保護絶縁膜１０９を形成する。これにより、構造体Ｐの上面と側面が、保護絶縁膜１０９により覆われる。保護絶縁膜１０９は、例えばシリコン窒化膜である。
次に、図４(ｃ)に示すように、基板１００の全面を覆うように、保護絶縁膜１０９上に、層間絶縁膜１０６を形成する。これにより、構造体Ｐの上面と側面が、保護絶縁膜１０９を介して層間絶縁膜１０６により覆われる。層間絶縁膜１０６は、例えばシリコン酸化膜である。
次に、図５(ａ)に示すように、ＣＭＰ（化学機械研磨）により、層間絶縁膜１０６の表面を平坦化する。本実施形態では、層間絶縁膜１０６の平坦化は、第２のハードマスク層１０５が層間絶縁膜１０６から露出するまで行われる。これにより、構造体Ｐは、その上面から保護絶縁膜１０９、層間絶縁膜１０６が除去され、その側面のみが保護絶縁膜１０９、層間絶縁膜１０６で覆われた状態となる。
なお、層間絶縁膜１０６の平坦化は、第２のハードマスク層１０５が露出した直後に終了してもよいし、第２のハードマスク層１０５の露出後も継続してもよい。ただし、後者の場合、層間絶縁膜１０６の平坦化は、第１のハードマスク層１０４が薄くなり、第１のハードマスク層１０４の水分浸入防止機能が損なわれるのを回避するよう、第１のハードマスク層１０４が露出する前に終了する。このように、本実施形態における層間絶縁膜１０６の平坦化では、第２のハードマスク層１０５を部分的に除去しても構わない。
また、図５(ａ)の工程は、層間絶縁膜１０６を部分的に除去して第２のハードマスク層１０５を露出させることが可能であれば、ＣＭＰ以外の方法で実施しても構わない。例えば、図５(ａ)の工程は、エッチングにより実施してもよいし、ＣＭＰとエッチングの組み合わせにより実施してもよい。
次に、リソグラフィ及びエッチングにより、ＭＴＪ素子１０３上の第１、第２のハードマスク層１０４、１０５内と、下層配線層１０２上の層間絶縁膜１０６及び保護絶縁膜１０９内に、ビアホールを形成する（図５(ｂ)）。次に、これらのビアホール内に、タングステン等の金属材料を埋め込む。これにより、図５(ｂ)に示すように、ＭＴＪ素子１０３用のビアプラグ（第１のビアプラグ）１０７と、下層配線層１０２用のビアプラグ（第２のビアプラグ）１０８が形成される。これらのビアホールは、コスト増加を抑制するため同時に形成することが望ましいが、第１のビアプラグ１０７用のビアホールと、第２のビアプラグ１０８用のビアホールは、別個に形成することも可能である。
次に、図５(ｃ)に示すように、層間絶縁膜１０６上に、上層配線層１１１と線間絶縁膜１１０を形成する。上層配線層１１１と線間絶縁膜１１０は例えば、層間絶縁膜１０６上に線間絶縁膜１１０を堆積し、線間絶縁膜１１０内に上層配線層１１１用の溝を形成し、溝内に上層配線層１１１用の金属材料を埋め込むことで形成される（下層配線層１０２と線間絶縁膜１０１も同様）。この際、上層配線層１１１用の溝は、第１、第２のビアプラグ１０７、１０８が溝内に露出する位置に形成される。
このようにして、図１に示す半導体装置が製造される。
（２）第１〜第３比較例の半導体装置との比較
次に、図６を参照し、第１実施形態の半導体装置と、第１〜第３比較例の半導体装置とを比較する。
次に、図６を参照し、第１実施形態の半導体装置と、第１〜第３比較例の半導体装置とを比較する。
図６は、第１〜第３比較例の半導体装置の構造を示す側方断面図である。第１〜第３比較例の半導体装置はそれぞれ、図６(ａ)〜(ｃ)に示されている。
図６(ａ)に示す第１比較例では、第１実施形態とは異なり、構造体Ｐの側面が、保護絶縁膜１０９で覆われていない。そのため、第１比較例では、構造体Ｐの側面からＭＴＪ素子１０３内に、水分が浸入するおそれがある。
また、図６(ｂ)に示す第２比較例では、第１実施形態と同様、構造体Ｐの側面が、保護絶縁膜１０９で覆われている。しかしながら、第２比較例では、第１実施形態とは異なり、構造体Ｐの上面も、保護絶縁膜１０９と層間絶縁膜１０６で覆われている。そのため、第２比較例には、下層配線層１０２用のビアプラグ（第２のビアプラグ）１０８のアスペクト比が高いという問題がある。
例えば、第１、第２のビアプラグ１０７、１０８のビア直径を５０ｎｍ、ＭＴＪ素子１０３の高さを１５０ｎｍ、第１、第２のハードマスク層１０４、１０５の合計膜厚を１００ｎｍ、構造体Ｐの上面に形成された保護絶縁膜１０９、層間絶縁膜１０６の合計膜厚を１５０ｎｍとすると、第１のビアプラグ１０７のアスペクト比は５なのに対し、第２のビアプラグ１０８のアスペクト比は８となる。このように、第２比較例では、第２のビアプラグ１０８のアスペクト比が高い値となる。
また、図６(ｃ)に示す第３比較例では、第２比較例と同様、構造体Ｐの側面が、保護絶縁膜１０９で覆われ、構造体Ｐの上面が、保護絶縁膜１０９と層間絶縁膜１０６で覆われている。しかしながら、第３比較例では、第２比較例とは異なり、構造体Ｐが、ＭＴＪ素子１０３のみで形成されている。このような構造体Ｐは、ＭＴＪ素子１０３の形成後に、第１、第２のハードマスク層１０４、１０５を除去することで形成される。
第３比較例には、第２比較例に比べ、第２のビアプラグ１０８のアスペクト比が低くなるという利点がある。しかしながら、第３比較例では、第１、第２のハードマスク層１０４、１０５を除去する工程により、ＭＴＪ素子１０３の特性が劣化するおそれがある。
次に、図１を参照し、本実施形態の利点について説明する。
本実施形態では、構造体Ｐの側面が、保護絶縁膜１０９で覆われている。よって、本実施形態では、構造体Ｐの側面からＭＴＪ素子１０３内に、水分が浸入することを防止することができる。
また、本実施形態では、構造体Ｐの側面は、保護絶縁膜１０９で覆われているものの、構造体Ｐの上面は、保護絶縁膜１０９や層間絶縁膜１０６で覆われていない。これは、層間絶縁膜１０６の平坦化が、第２のハードマスク層１０５が露出するまで行われることに起因している（図５(ａ)参照）。よって、本実施形態によれば、第２のビアプラグ１０８のアスペクト比を、第２比較例に比べ低くすることができる。例えば、上記の数値例を適用する場合、本実施形態では、第１のビアプラグ１０７のアスペクト比は２となり、第２のビアプラグ１０８のアスペクト比は５となる。
また、本実施形態では、第１、第２のハードマスク層１０４、１０５を除去することなく、第２のビアプラグ１０８のアスペクト比を低減している。よって、本実施形態では、第１、第２のハードマスク層１０４、１０５を除去する工程により、ＭＴＪ素子１０３の特性が劣化することを回避することができる。
以上のように、本実施形態によれば、第１、第２ハードマスク層１０４、１０５を残存させつつ、第２のビアプラグ１０８のアスペクト比を低減することが可能となる。
なお、本実施形態では、第２のビアプラグ１０８のアスペクト比は、７以下、より好適には、６以下とすることが望ましい。
（３）第１実施形態の更なる利点
以上のように、本実施形態には、第１、第２ハードマスク層１０４、１０５を残存させつつ、第２のビアプラグ１０８のアスペクト比を低減できるという利点がある。本実施形態には更に、ビアホールの合わせずれによりＭＴＪ素子１０３と第２のビアプラグ１０８が接近した場合のマージン劣化を低減できるという利点がある。以下、図７を参照し、本実施形態のこのような利点について説明する。
以上のように、本実施形態には、第１、第２ハードマスク層１０４、１０５を残存させつつ、第２のビアプラグ１０８のアスペクト比を低減できるという利点がある。本実施形態には更に、ビアホールの合わせずれによりＭＴＪ素子１０３と第２のビアプラグ１０８が接近した場合のマージン劣化を低減できるという利点がある。以下、図７を参照し、本実施形態のこのような利点について説明する。
図７は、第１実施形態の半導体装置の上述の利点について説明するための側方断面図である。
図７(ａ)には、第３比較例にてビアホールの合わせずれが生じた様子が示されている。図７(ａ)では、Ｖ1で示す第２のビアプラグ１０８が、構造体Ｐの側面の保護絶縁膜１０９と重なる位置に形成されている。そのため、図７(ａ)では、構造体Ｐの側面の保護絶縁膜１０９の一部が削られてしまっている。
図７(ａ)では、第２のビアプラグＶ1と、ＭＴＪ素子１０３の肩の部分との距離が、Ｄ1で示されている。保護絶縁膜１０９の膜厚が薄い場合や、層間絶縁膜１０６のエッチング時の選択比が小さい場合には、距離Ｄ1が短くなり、ＭＴＪ素子１０３と第２のビアプラグＶ1がショートしてしまうおそれがある。
一方、図７(ｂ)には、本実施形態にてビアホールの合わせずれが生じた様子が示されている。図７(ｂ)では、Ｖ2で示す第２のビアプラグ１０８が、構造体Ｐの側面の保護絶縁膜１０９と重なる位置に形成されている。そのため、図７(ｂ)では、図７(ａ)と同様、構造体Ｐの側面の保護絶縁膜１０９の一部が削られてしまっている。また、図７(ｂ)では、第２のビアプラグＶ2と、ＭＴＪ素子１０３の肩の部分との距離が、Ｄ2で示されている。
ここで、本実施形態と第３比較例との違いとして、保護絶縁膜１０９の存在領域の広さが挙げられる。本実施形態の保護絶縁膜１０９は、上層配線層１１１の下面から下層配線層１０２の上面にわたって広く存在している。よって、本実施形態では、ＭＴＪ素子１０３と第２のビアプラグＶ2との間に、保護絶縁膜１０９による高い壁が存在していると言える。そのため、第２のビアプラグＶ2が、構造体Ｐの側面の保護絶縁膜１０９と重なる位置に形成されたとしても、この壁によるブロック効果により、距離Ｄ2の長さは比較的長いものとなる。
このように、本実施形態によれば、ＭＴＪ素子１０３と第２のビアプラグＶ2との距離Ｄ2を広げることが可能となる。これにより、ＭＴＪ素子１０３と第２のビアプラグＶ2とのショートを減らすことが可能となる。よって、本実施形態によれば、ＭＴＪ素子１０３と第２のビアプラグＶ2とのショート歩留まりを改善することが可能となる。
（４）第１実施形態の効果
最後に、本実施形態の効果について説明する。
最後に、本実施形態の効果について説明する。
以上のように、本実施形態では、ＭＴＪ素子１０３と、第１のハードマスク層１０４と、第２のハードマスク層１０５とを含むピラー状の構造体Ｐが形成される。また、本実施形態では、構造体Ｐの側面が保護絶縁膜１０９で覆われ、構造体Ｐの上面は保護絶縁膜１０９や層間絶縁膜１０６で覆われない構造となるよう、保護絶縁膜１０９と層間絶縁膜１０６が形成及び加工される。
これにより、本実施形態では、第１、第２ハードマスク層１０４、１０５を残存させつつ、第２のビアプラグ１０８のアスペクト比を低減することが可能となる。さらには、ＭＴＪ素子１０３と第２のビアプラグ１０８とのショート歩留まりを改善することが可能となる。
なお、本実施形態は、積層ハードマスクを使用して形成する素子であれば、ＭＴＪ素子１０３以外の半導体素子にも適用可能である。このような半導体素子の例としては、磁気変化型素子、相変化素子、相転移素子、ＭＩＭキャパシタ、抵抗素子等が挙げられる。
また、本実施形態では、第１のハードマスク層１０４と保護絶縁膜１０９は、シリコン窒化膜であるが、その他の絶縁膜であっても構わない。このような絶縁膜の例としては、シリコン炭化膜が挙げられる。また、本実施形態では、第１のハードマスク層１０４と保護絶縁膜１０９は、同一組成の絶縁材料で形成されているが、互いに異なる組成の絶縁材料で形成されていても構わない。
また、本実施形態では、第２のハードマスク層１０５は、シリコン酸化膜であるが、その他の絶縁膜であっても構わない。このような絶縁膜の例としては、シリコン炭酸化膜が挙げられる。また、第２のハードマスク層１０５は、層間絶縁膜１０６と同一組成の絶縁材料で形成されていることが望ましい。理由は、第１、第２のビアプラグ１０７、１０８用のビアホールを形成する際に、層間絶縁膜１０６と第２のハードマスク層１０５を同時にエッチングしやすくなるからである。ただし、第２のハードマスク層１０５は、層間絶縁膜１０６と同時にエッチングしやすい材料であれば、層間絶縁膜１０６と異なる組成の絶縁材料で形成されていても構わない。
また、本実施形態では、第１のハードマスク層１０４と保護絶縁膜１０９は、ともにシリコン窒化膜であるが、第１のハードマスク層１０４の膜厚と、保護絶縁膜１０９の膜厚は、互いに異なっていても構わない。
また、本実施形態では、構造体Ｐの平面形状は、楕円形であるが（図２参照）、その他の形状であっても構わない。
また、本実施形態の積層ハードマスクは、２層のハードマスク層１０４、１０５を含んでいるが、３層以上のハードマスク層を含んでいても構わない。この場合、図３(ａ)の工程では、ＭＴＪ素子材料２０１上に、３層以上のハードマスク材が積層される。
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す側方断面図である。
図８は、第２実施形態の半導体装置の構造を示す側方断面図である。
図８では、保護絶縁膜１０９が、下層配線層１０２上と、線間絶縁膜１０１上と、構造体Ｐの側面及び上面とに連続して形成されている。また、図８では、層間絶縁膜１０６の上面の高さが、構造体Ｐの上面に形成された保護絶縁膜１０９の上面の高さと同じ高さとなっている。このような構造は、層間絶縁膜１０６の平坦化（図５(ａ)参照）を、構造体Ｐの上面の保護絶縁膜１０９が露出するまで行うことで実現可能である。
本実施形態によれば、第１実施形態と同様に、第２のビアプラグ１０８のアスペクト比を、第２比較例に比べ低くすることが可能となる。また、本実施形態によれば、第１実施形態と同様、第１、第２のハードマスク層１０４、１０５を除去する工程により、ＭＴＪ素子１０３の特性が劣化することを回避することが可能となる。
なお、本実施形態では、第１のビアプラグ１０７が、図８に示すように、第１のハードマスク層１０４、第２のハードマスク層１０５、及び保護絶縁膜１０９内に形成される。また、第２のビアプラグ１０８は、第１実施形態と同様、保護絶縁膜１０９及び層間絶縁膜１０６内に形成される。
（第２実施形態の効果）
最後に、本実施形態の効果について説明する。
最後に、本実施形態の効果について説明する。
以上のように、本実施形態では、ＭＴＪ素子１０３と、第１のハードマスク層１０４と、第２のハードマスク層１０５とを含むピラー状の構造体Ｐが形成される。また、本実施形態では、構造体Ｐの側面が保護絶縁膜１０９及び層間絶縁膜１０６で覆われ、構造体Ｐの上面は保護絶縁膜１０９のみで覆われる構造となるよう、保護絶縁膜１０９と層間絶縁膜１０６が形成及び加工される。
これにより、本実施形態では、第１実施形態と同様、第１、第２ハードマスク層１０４、１０５を残存させつつ、第２のビアプラグ１０８のアスペクト比を低減することが可能となる。さらには、ＭＴＪ素子１０３と第２のビアプラグ１０８とのショート歩留まりを改善することが可能となる。
なお、層間絶縁膜１０６の平坦化（図５(ａ)参照）では、構造体Ｐの上面の保護絶縁膜１０９を部分的に除去しても構わない。この場合、構造体Ｐの上面の保護絶縁膜１０９の膜厚は、構造体Ｐの側面、下層配線層１０２上、線間配線層１０１上の保護絶縁膜１０９の膜厚よりも薄くなる。
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
１００ 基板
１０１ 下層配線層の線間絶縁膜
１０２ 下層配線層
１０３ ＭＴＪ素子
１０４ 第１のハードマスク層
１０５ 第２のハードマスク層
１０６ 層間絶縁膜
１０７ ＭＴＪ素子用のビアプラグ
１０８ 下層配線層用のビアプラグ
１０９ 保護絶縁膜
１１０ 上層配線層の線間絶縁膜
１１１ 上層配線層
２０１ ＭＴＪ素子材料
２０２ 第１のハードマスク材
２０３ 第２のハードマスク材
２０４ レジスト膜
１０１ 下層配線層の線間絶縁膜
１０２ 下層配線層
１０３ ＭＴＪ素子
１０４ 第１のハードマスク層
１０５ 第２のハードマスク層
１０６ 層間絶縁膜
１０７ ＭＴＪ素子用のビアプラグ
１０８ 下層配線層用のビアプラグ
１０９ 保護絶縁膜
１１０ 上層配線層の線間絶縁膜
１１１ 上層配線層
２０１ ＭＴＪ素子材料
２０２ 第１のハードマスク材
２０３ 第２のハードマスク材
２０４ レジスト膜
Claims (7)
- 基板上に第１の配線層を形成し、
前記第１の配線層上に、半導体素子材料、第１の絶縁膜、及び第２の絶縁膜を順に形成し、
前記半導体素子材料、前記第１の絶縁膜、及び前記第２の絶縁膜を含むピラー状の構造体を形成し、
前記第１の配線層上に、前記構造体の上面及び側面を覆うように、第３及び第４の絶縁膜を順に形成し、
前記第４の絶縁膜を、前記第２の絶縁膜が露出するように、又は前記構造体の上面に形成された前記第３の絶縁膜が露出するように、部分的に除去し、
前記第１及び第２の絶縁膜内、又は前記第１から第３の絶縁膜内に、前記半導体素子材料に電気的に接続された第１のビアプラグを形成し、
前記第３及び第４の絶縁膜内に、前記第１の配線層に電気的に接続された第２のビアプラグを形成し、
前記第１及び第２のビアプラグ上に第２の配線層を形成する、
半導体装置の製造方法。 - 基板上に形成された第１の配線層と、
前記第１の配線層上に順に形成された半導体素子、第１の絶縁膜、及び第２の絶縁膜を含むピラー状の構造体と、
前記第１の配線層上と前記構造体の側面とに形成された第３の絶縁膜と、
前記第１の配線層上に前記第３の絶縁膜を介して形成され、前記第２の絶縁膜の上面の高さと同じ高さの上面を有する第４の絶縁膜と、
前記第１及び第２の絶縁膜内に形成され、前記半導体素子に電気的に接続されている第１のビアプラグと、
前記第３及び第４の絶縁膜内に形成され、前記第１の配線層に電気的に接続されている第２のビアプラグと、
前記第１及び第２のビアプラグ上に形成された第２の配線層と、
を備える半導体装置。 - 基板上に形成された第１の配線層と、
前記第１の配線層上に順に形成された半導体素子、第１の絶縁膜、及び第２の絶縁膜を含むピラー状の構造体と、
前記第１の配線層上と前記構造体の側面及び上面とに形成された第３の絶縁膜と、
前記第１の配線層上に前記第３の絶縁膜を介して形成され、前記構造体の上面に形成された前記第３の絶縁膜の上面の高さと同じ高さの上面を有する第４の絶縁膜と、
前記第１から第３の絶縁膜内に形成され、前記半導体素子に電気的に接続されている第１のビアプラグと、
前記第３及び第４の絶縁膜内に形成され、前記第１の配線層に電気的に接続されている第２のビアプラグと、
前記第１及び第２のビアプラグ上に形成された第２の配線層と、
を備える半導体装置。 - 前記第１及び第３の絶縁膜は、同一組成の絶縁材料で形成されている請求項２又は３に記載の半導体装置。
- 前記第１及び第３の絶縁膜は、シリコン窒化膜又はシリコン炭化膜であり、
前記第２の絶縁膜は、シリコン酸化膜又はシリコン炭酸化膜である、
請求項２から４のいずれか１項に記載の半導体装置。 - 前記第１の絶縁膜の膜厚は、前記構造体の側面に形成された前記第３の絶縁膜の膜厚と異なる請求項２から５のいずれか１項に記載の半導体装置。
- 前記構造体の上面に形成された前記第３の絶縁膜の膜厚は、前記構造体の側面に形成された前記第３の絶縁膜の膜厚よりも薄い請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011062594A JP2012199391A (ja) | 2011-03-22 | 2011-03-22 | 半導体装置及びその製造方法 |
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|---|---|
| JP2012199391A true JP2012199391A (ja) | 2012-10-18 |
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ID=47181328
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| Application Number | Title | Priority Date | Filing Date |
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| JP2011062594A Withdrawn JP2012199391A (ja) | 2011-03-22 | 2011-03-22 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2012199391A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105572B2 (en) | 2013-09-09 | 2015-08-11 | Hiroyuki Kanaya | Magnetic memory and manufacturing method thereof |
| US20170077388A1 (en) * | 2015-09-10 | 2017-03-16 | Kabushiki Kaisha Toshiba | Magnetic memory device and method of manufacturing the same |
| US9818797B2 (en) | 2015-09-01 | 2017-11-14 | Toshiba Memory Corporation | Magnetic memory device and method of manufacturing the same |
-
2011
- 2011-03-22 JP JP2011062594A patent/JP2012199391A/ja not_active Withdrawn
Cited By (4)
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| US9818797B2 (en) | 2015-09-01 | 2017-11-14 | Toshiba Memory Corporation | Magnetic memory device and method of manufacturing the same |
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| US10177302B2 (en) * | 2015-09-10 | 2019-01-08 | Toshiba Memory Corporation | Magnetic memory device including upper structure having first portion and second portion surrounding first portion and formed of material different from that of first portion, and method of manufacturing the same |
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