KR20160134441A - 다중 유도된 자기 조립 패터닝 프로세스 - Google Patents

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치 쳉 훙
천 쾅 첸
콴 신 로
루 건 리우
챠이 솅 가우
웨이 리앙 린
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Abstract

다중 유도된 자기 조립(DSA, directed self-assembly) 패터닝 프로세스들을 사용하여 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법이 개시된다. 방법은, 기판을 수용하는 단계, 및 제1 DSA 프로세스를 포함하는 프로세스를 수행함으로써, 기판 위에 가이드 패턴을 형성하는 단계를 포함한다. 방법은, 가이드 패턴을 사용하여 기판에 대해 제2 DSA 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 제1 DSA 프로세스는 제1 방향으로 조밀한 패턴의 제1 피치를 제어하고, 제2 DSA 프로세스는 제2 방향으로 조밀한 패턴의 제2 피치를 제어한다.

Description

다중 유도된 자기 조립 패터닝 프로세스{MULTIPLE DIRECTED SELF-ASSEMBLY PATTERNING PROCESS}
반도체 집적 회로(integrated circuit: IC) 산업은 급속한 성장을 경험해왔다. IC 재료들 및 디자인의 기술적 진보는 IC의 세대들을 생성해왔으며, 각각의 세대는 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 일반적으로 증가되어 왔고, 반면에 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소되어 왔다. 이러한 스케일링 다운 프로세스(scaling-down process)는 일반적으로 생산 효율을 증가시키고 관련 비용을 저하함으로써 이익을 제공한다. 그러한 스케일링 다운은 또한 IC들을 프로세싱하고 제조하는 복잡성을 증가시켰다.
예를 들어, 광학적 리소그래피가 그것의 기술적 및 경제적 제한들에 접근함에 따라, 유도된 자기 조립(DSA, directed self-assembly) 프로세스는 조밀한(dense) 피쳐들을 패터닝하기 위한 잠재적 후보로서 나타난다. DSA 프로세스는 현재 제조의 제약들을 충족시키면서 나노스케일 치수들에 도달하기 위해, 블록 코폴리머(block copolymer)들과 같은 재료들의 자기 조립 특성들을 이용한다. 통상적인 DSA 프로세스들은 자기 조립 프로세스를 "가이딩하는" 가이드 패턴을 요구한다. 가이드 패턴의 균일성 및 정확성은 최종 패턴 밀도 뿐 아니라 자기 조립된 폴리머 피쳐들의 품질에도 크게 영향을 미친다. 따라서, 정확한 임계 치수(CD, critical dimension)를 갖는 가이드 패턴이 요구된다.
예시적인 일 양상에서, 본 개시물은 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법에 관련된다. 방법은, 기판을 수용하는 단계, 및 제1 유도된 자기 조립(DSA, directed self-assembly) 프로세스를 포함하는 프로세스를 수행함으로써, 기판 위에 가이드 패턴을 형성하는 단계를 포함한다. 제1 DSA 프로세스는 기판 위에 제1 코폴리머(copolymer) 층을 형성한다. 제1 코폴리머 층은 제1 구성 폴리머(constituent polymer) 및 제2 구성 폴리머를 포함한다. 가이드 패턴은 제1 구성 폴리머에 대응한다. 방법은, 가이드 패턴을 사용하여 기판에 대해 제2 DSA 프로세스를 수행하는 단계를 더 포함한다.
다른 예시적 양상에서, 본 개시물은 기판을 패터닝하는 방법에 관련된다. 방법은, 기판 위에 제1 층을 형성하는 단계; 제1 층 위에 제2 층을 형성하는 단계; 및 제2 층을 패터닝하여, 제2 층 내에 제1 트렌치들을 형성하는 단계를 포함한다. 방법은, 제1 DSA 프로세스에 의하여 제1 트렌치들 내에 제1 코폴리머 층을 형성하는 단계를 더 포함하며, 제1 코폴리머 층은 제1 구성 폴리머 및 제2 구성 폴리머를 포함한다. 방법은, 제1 구성 폴리머에 대응하는 제1 패턴을 기판 위에 형성하는 단계, 및 제2 DSA 프로세스에 대한 가이드 패턴으로서 제1 패턴을 사용하여, 기판에 대해 제2 DSA 프로세스를 수행하는 단계를 더 포함한다.
다른 예시적 양상에서, 본 개시물은 기판을 패터닝하는 방법에 관련된다. 방법은, 기판 위에 제1 층을 형성하는 단계; 제1 DSA 프로세스에 의하여 제1 층 위에 제1 코폴리머 층을 형성하는 단계를 포함하며, 제1 코폴리머 층은 제1 구성 폴리머 및 제2 구성 폴리머를 포함한다. 방법은, 제1 코폴리머 층으로부터 제1 구성 폴리머를 선택적으로 제거하여, 제1 코폴리머 층 내에 제1 트렌치들을 형성하는 단계를 더 포함한다. 방법은, 제1 트렌치들을 통해 제1 층을 에칭하여, 제1 층 내에 제2 트렌치들을 형성하는 단계를 더 포함한다. 방법은, 제2 DSA 프로세스에 의하여 제2 트렌치들 내에 제2 코폴리머 층을 형성하는 단계를 더 포함하며, 제2 코폴리머 층은 제3 구성 폴리머 및 제4 구성 폴리머를 포함한다.
본 개시물은 첨부 도면과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서 표준 관행에 따르면, 다양한 피쳐들은 실제 축적대로 도시되어 있지 않으며, 단지 예시를 목적으로 사용된다는 것이 주목되어야 한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수도 있다.
도 1은 본 개시물의 다양한 양상들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 2a 및 2b는 도 1의 방법의 일 실시예에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 3a - 3m은 몇몇 실시예들에 따른, 도 2a 및 2b의 방법에 따른 반도체 디바이스의 형성의 단면도들이다.
도 4a 및 4b는 도 1의 방법의 일 실시예에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 5a - 5j는 몇몇 실시예들에 따른, 도 4a 및 4b의 방법에 따른 반도체 디바이스의 형성의 단면도들이다.
도 6a 및 6b는 도 1의 방법의 일 실시예에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 7a - 7h는 몇몇 실시예들에 따른, 도 6a 및 6b의 방법에 따른 반도체 디바이스의 형성의 사시도들이다.
하기의 개시내용은 제공되는 주제의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들이 본 개시내용을 간략화하기 위해 하기에서 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 추가의 피쳐들이 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시예들을 더 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것은 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 목적으로 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들은 따라서 유사하게 해석될 수 있다.
본 개시내용은 일반적으로 반도체 디바이스들, 더욱 상세하게는 조밀한 그리고 나노스케일의 패턴들을 갖는 반도체 디바이스들을 제조하기 위한 방법들에 관련된다. 조밀한 패턴들을 제조할 때, DSA 프로세스는 현존하는 반도체 제조 능력들을 향상시키고 증대(augment)시키는데 사용될 수 있다. 통상적인 DSA 프로세스에서, 블록 코폴리머 필름이 리소그래픽적으로 형성된 표면들 위에 형성되고, 구성 폴리머(constituent polymer) 분자들로 하여금 자기 조립하게 하기 위하여 미세상 분리가 유도되고, 이에 따라 고도로 균일한 치수들 및 형상들을 갖는 조밀하게 팩킹된 피쳐들을 생성한다. 통상적으로, 가이드 패턴은 리소그래피 프로세스에 의하여 생성되고, 가이드 패턴은 상기 DSA 프로세스를 "가이딩"한다. 가이드 패턴의 임계 치수들(CD)은 자기 조립된 피쳐들의 품질 및 최종 패턴 밀도에 직접적으로 영향을 준다. 가이드 패턴이 리소그래피 프로세스에 의하여 형성될 때, 그것의 CD는 아래 놓인 리소그래피 프로세스에 의해 불가피하게 제한된다. 몇몇 접근법들에서, 가이드 패턴은 먼저 리소그래피 프로세스에 의해 형성되고, 그 후 더 작은 CD를 달성하기 위해 트리밍된다. 그러나, 트리밍 프로세스에서 큰 에칭 바이어스는 가이드 패턴의 불균일성을 야기하고, 결함있는 최종 패턴들을 초래할 수 있다. 본 개시내용은 상기 문제들을 극복하기 위하여 다중 DSA(MDSA, multiple DSA) 패터닝 프로세스를 이용한다. MDSA 패터닝 프로세스의 실시예에서, 제1 DSA 프로세스는 제2 DSA 프로세스에 대한 가이드 패턴을 정의하고 생성하는데 사용된다. 가이드 패턴이 DSA 프로세스에 의해 정의되고 생성되기 때문에, 그것의 CD는 정확하게 제어될 수 있다. 바람직하게, 제2 DSA 프로세스에 의하여 생성된 최종 패턴들은 치수들 및 형상들에 있어서 조밀한 피치들 및 더 많은 균일성을 가질 수 있다.
이제 도 1을 참고하여, 본 개시물의 다양한 양상들에 따른 반도체 디바이스를 형성하는 방법(100)의 흐름도가 예시된다. 방법(100)은 단지 예시이며, 청구항들에서 명확하게 암시되는 것 이상으로 본 개시내용을 제한하도록 의도되지 않는다. 부가적인 동작들은 방법(100) 이전에, 동안에, 그리고 이후에 제공될 수 있고, 설명된 몇몇 동작들은 방법의 부가적인 실시예들에 대하여 교체되거나, 제거되거나, 또는 이동될 수 있다. 방법(100)은 하기에 간략히 설명된다. 그 후, 방법(100)의 몇몇 실시예들은 도 2a - 7h와 함께 설명될 것이다.
동작(102) 시, 방법(100)(도 1)은 기판을 수용한다. 기판은 하나 이상의 패턴들이 상부에 또는 내부에 형성될 타겟이다. 기판은 재료 또는 조성물의 하나 이상의 층들을 포함한다. 몇몇 실시예들에서, 기판은 원소 반도체(예를 들어, 실리콘 또는 게르마늄) 및/또는 화합물 반도체(예를 들어, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 갈륨 질화물 및 인듐 인화물)를 포함한다. 다른 예시적인 기판 재료들은 합금 반도체들, 예컨대 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 및 갈륨 인듐 인화물을 포함한다. 기판은 또한 소다-라임 글라스, 용융 실리카, 용융 석영, 플루오르화 칼슘(CaF2) 및/또는 다른 적절한 재료들을 포함하는 비-반도체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 기판은 에피택셜 층과 같은 그 내부에 형성된 하나 이상의 층들을 갖는다. 예를 들어, 그러한 일 실시예에서, 기판은 벌크 반도체 위에 놓이는 에피택셜 층을 포함한다. 다른 레이어드된 기판들은 SOI(semiconductor-on-insulator) 기판들을 포함한다. 그러한 하나의 SOI 기판에서, 기판은 SIMOX(separation by implanted oxygen)에 의한 분리와 같은 프로세스에 의해 형성된 BOX(buried oxide) 층을 포함한다. 기판은 도핑된 영역들을 포함하고, 내부에 또는 상부에 형성된 회로들을 가질 수 있다.
동작(104) 시, 방법(100)(도 1)은 기판 위에 가이드 패턴을 형성한다. 가이드 패턴은 유도된 자기 조립(DSA) 프로세스(제1 DSA 프로세스)를 포함하는 프로세스에 의하여 형성된다. DSA 프로세스는 미세하게 제어된 임계 치수들을 갖는 조밀한 패턴들을 형성하는 이점을 갖는다. 따라서, 동작(104)으로 생성된 가이드 패턴은 종래의 리소그래픽 방법들로 생성된 것들에 비해 더욱 정확하다. 일 실시예에서, DSA 프로세스는 기판 위에 코폴리머 층을 형성한다. 코폴리머 층은 미세상 분리로서 또한 알려진, 분자 자기 조립 프로세스를 통해 형성되는 제1 구성 폴리머 및 제2 구성 폴리머를 포함한다. 구성 폴리머들 각각은 구체, 실린더, 선, 또는 다른 적절한 형상을 취할 수 있다. 구성 폴리머의 형상 및 치수는 사용되는 재료의 특성, 구성 폴리머들의 상대적인 양들, 온도를 포함하는 프로세스 변수들 및 다른 인자들에 좌우될 수 있다. 일단 원하는 모폴로지(morphology)가 획득되면, 후속 제조 프로세스는 가이드 패턴을 형성하기 위해 코폴리머 층으로부터 하부층으로 패턴을 전사할 수 있다. 가이드 패턴은 제1 구성 폴리머 또는 제2 구성 폴리머 중 어느 하나에 대응할 수 있다. 개별적인 구성 폴리머들은 그 이후 제거되거나, 다른 층들을 패터닝하기 위한 마스크로서 사용되거나, 가이드 패턴의 일부분으로서 사용될 수 있다.
동작(106) 시, 방법(100)(도 1)은 기판에 대해 다른 DSA 프로세스(제2 DSA 프로세스)를 수행한다. 제2 DSA 프로세스는 정밀한 피치들을 갖는 조밀하게 팩킹된 패턴들을 추가로 형성하기 위하여 위에서 생성된 가이드 패턴을 사용한다. 제2 DSA 프로세스는 기판 위에 다른 코폴리머 층(제2 코폴리머 층)을 초래한다. 제2 코폴리머 층은 2개의 구성 폴리머들을 포함한다: 제3 구성 폴리머 및 제4 구성 폴리머. 가이드 패턴은 미세상 분리 동안 기판 위에 제3 구성 폴리머 및/또는 제4 구성 폴리머를 위치설정하는 역할을 한다. 동작(104)에 의하여 생성된 가이드 패턴이 매우 정확하기 때문에, 동작(106)에 의하여 생성되는 개별적인 폴리머들의 위치 및 치수도 또한 정확하다. 이것은 종래의 방법들과 관련되는 불균일성 및 패턴 결함 문제들을 극복한다.
동작(108) 시, 방법(100)(도 1)은 동작(106)에 의해 형성되는 패턴을 기판에 전사한다. 패턴은 제조 프로세스에 따라, 제3 구성 폴리머 또는 제 구성 폴리머 중 어느 하나에 대응할 수 있다. 패턴의 전사는 건식 에칭, 습식 에칭 또는 다른 적절한 방법들을 포함할 수 있다.
동작(110) 시, 방법(100)(도 1)은 동작들(104 및 106)에 의해 정의되는 패턴을 이용하여 기판 내에 또는 기판 상에 최종 패턴 또는 디바이스를 형성한다. 예를 들어, 최종 패턴은 콘택 홀들, 상호접속부들, 핀들, 또는 반도체 디바이스에 대한 임의의 적절한 구조물들 또는 피쳐들에 대하여 사용될 수 있다.
방법(100)의 추가적 실시예들은 도 2a - 7h를 참고하여 하기에 설명될 것이다.
도 2a 및 2b는 방법(100)의 일 실시예인 방법(200)의 흐름도를 보여준다. 도 3a - 3m은 방법(200)의 실시예에 따른 다양한 제조 단계들 동안의 디바이스(300)의 단면도를 예시한다. 방법(200)은 도 2a - 3m과 함께 하기에 설명될 것이다.
도 2a를 참고하여, 동작(102) 시, 방법(200)은 기판(302)(도 3a)을 수용한다. 기판(302)은 하나 이상의 재료 층들 또는 조성물들을 포함한다. 도시된 바와 같은 실시예에서, 기판(302)은 재료 층들(304, 306 및 308)을 포함한다. 실시예에서, 층(304)은 원소 반도체, 화합물 반도체, 또는 합금 반도체와 같은 반도체를 포함한다. 실시예에서, 층(306)은 하드 마스크 층이다. 예를 들어, 이것은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 포함할 수 있다. 층(306)은 성막 또는 다른 방법들을 통해 층(304) 위에 형성될 수 있다. 실시예에서, 층(308)은 BARC(anti-reflective coating) 층, 예컨대 실리콘 BARC 층 또는 질소-프리 BARC 층이다.
동작(202) 시, 방법(200)(도 2a)은 기판(302) 위에 제1 층(310)을 형성한다. 도 3b를 참고하여, 층(310)은 성막, 스핀 온 코팅과 같은 코팅, 또는 다른 프로세스들에 의해 형성될 수 있다. 층(310)은 DSA 프로세스에서 사용되는 폴리머 재료들의 미세상 분리에 기여하지 않는다는 점에서, 후속 DSA 프로세스에 대해 중립 층(neutral layer)이다. 층(310)에 대해 적합한 임의의 재료가 본 개시물에 의해 고려된다.
동작(204) 시, 방법(200)(도 2a)은 층(310) 위에 제2 층(312)을 형성한다. 도 3c를 참고하여, 본 실시예에서, 층(312)은 포토레지스트(또는 레지스트) 층이다. 레지스트 층(312)은 포지시트 레지스트(positive resist) 또는 네거티브 레지스트(negative resist)일 수 있으며, 심자외선(DUV, deep ultraviolet), 극자외선(EUV, extreme ultraviolet), 전자 빔(e-beam), 또는 다른 리소그래피 프로세스들에 대해 적합한 레지스트일 수 있다. 제2 층(312)은 코팅 및 소프트 베이킹을 포함하는 프로세스에 의해 형성될 수 있다.
동작(206) 시, 방법(200)(도 2a)은 제1 트렌치들(313)을 형성하기 위하여 제2 층(312)을 패터닝한다. 도 3d를 참고하여, 본 실시예에서, 트렌치들(313)은 일 예로 에너지 빔(마스크를 갖는 또는 갖지 않는), 노광 후 베이킹, 현상, 및 하드 베이킹에 레지스트 층(312)을 노출시킴으로써 형성될 수 있다. 동작(206)은 패터닝된 레지스트 층(312')(또는 레지스트 패턴(312'))을 초래한다. 중립 층(310)의 부분들은 트렌치들(313)을 통해 노출된다.
동작(208) 시, 방법(200)(도 2a)은 기판(302)에 대해 DSA 프로세스(예를 들어, 동작(104)의 제1 DSA 프로세스)를 수행한다. 이것은 하나 이상의 프로세스들을 수반한다. 본 실시예에서, 방법(200)은 먼저 트렌치들(313) 내에 코폴리머 재료(314)를 성막한다(도 3e). 실시예에서, 코폴리머 재료(314)는 폴리스티렌 및 폴리메틸 메타크릴레이트(PMMA, polymethyl methacrylate)를 포함하며, 코팅 또는 스핀 온 코팅 프로세스로 성막된다. 폴리스티렌은 소수성인 반면, PMMA는 살짝 덜 그러하다. 추가적 실시예들은 이것이 구성 폴리머들의 분리를 용이하게 함에 따라, 소수성 제1 구성성분 및 친수성 제2 구성성분을 갖는 코폴리머 재료(314)를 또한 이용할 수 있다.
코폴리머 재료 층(314)이 트렌치들(313) 내에 성막된 이후, 방법(200)은 코폴리머 재료(314) 내에 미세상 분리(또는 분리)를 유도하기 위하여 하나 이상의 프로세스들을 수행한다. 결과적인 코폴리머 층은 코폴리머 층(316)으로서 라벨붙여진다(도 3f). 본 실시예에서, 코폴리머 층(316)은 2개의 구성 폴리머들, 예컨대 제1 구성 폴리머(316A) 및 제2 구성 폴리머(316B)를 포함한다(도 3f). 제1 구성 폴리머 및 제2 구성 폴리머의 치수, 형상 및 구성은 다양한 인자들, 다른 인자들 중에서도 특히, 예컨대 사용된 재료, 구성 폴리머들의 상대적 양들, 온도와 같은 프로세스 변수들, 레지스트 층(312')의 재료에 좌우된다. 상기 서술된 바와 같이, 중립 층(310)은 본 실시예에서 2개의 구성 폴리머들의 분리에 영향을 미치지 않는다. 그러나, 다른 실시예들에서, 층(310)은 바람직한 결과들을 발생시키는데 사용될 수 있다. 예를 들어, 이것은 수직 분리를 생성하는데 사용될 수 있다. 다양한 실시예들에서, 미세상 분리의 유도는 가열, 냉각, 용매의 도입, 자계의 인가, 및/또는 다른 기법들을 포함할 수 있다. 예시적인 실시예에서, 폴리스티렌 및 PMMA를 함유하는 코폴리머 재료(314)는 미세상 분리를 유도하기 위하여 약 200 ℃ 내지 약 400 ℃의 온도에서 어닐링된다. 이것은 구성 폴리머 블록들이 분리 및 정렬되도록 야기하여, 구성 폴리머들(316A 및 316B)을 형성한다.
동작(210) 시, 방법(200)(도 2a)은 내부에 트렌치들을 형성하기 위하여 코폴리머 층(316)로부터 구성 폴리머들 중 하나를 선택적으로 제거한다. 도 3g를 참고하여, 본 실시예에서, 구성 폴리머(316A)는 제거되어, 코폴리머 층(316) 내에 트렌치들(318)을 형성한다. 층(310)은 트렌치들(318)을 통해 노출된다. 다른 실시예에서, 316A 대신에, 구성 폴리머(316B)가 제거된다. 제거 프로세스는 건식 에칭, 습식 에칭, 애싱 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스를 포함할 수 있다. 몇몇 실시예들에서, 제거 프로세스는 아세톤, 벤젠, 클로로폼, 메틸렌 클로라이드 및/또는 다른 적절한 용매와 같은 용매의 사용을 포함한다. 예시적인 실시예에서, PMMA는 폴리스티렌보다는 O2 플라즈마 에칭에 더 민감하다. 따라서, O2 플라즈마 에칭은 PMMA를 제거하고 에칭 마스크로서 폴리스티렌을 남기기 위해, PMMA/폴리스티렌 코폴리머 코팅(316)과 함께 사용된다.
동작(212) 시, 방법(200)(도 2a)은 트렌치들(318)을 통해 층(310)을 에칭한다. 구성 폴리머(316B) 및 레지스트 패턴(312')은 에칭 마스크로서의 역할을 한다. 에칭 프로세스는 패터닝된 층(310')을 초래한다(도 3h). 에칭 프로세스는 건식 에칭, 습식 에칭, 애싱 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)과 같은 임의의 적절한 에칭 기법들을 포함할 수 있다.
동작(214) 시, 방법(200)(도 2a)은 구성 폴리머(316B)를 포함하는 코폴리머 층(316) 및 레지스트 패턴(312')을 제거하여, 기판 위에 패터닝된 층(310')을 남긴다(도 3i). 제거 프로세스는 애싱, 스트립핑, 에칭 및/또는 다른 적절한 방법들을 포함할 수 있다. 그 후, 디바이스(300)의 표면들은 세정될 수 있어, 이것이 제2 DSA 프로세스(106)와 같은 추가적 제조를 위해 준비되게 한다. 패터닝된 층(310') 내의 트렌치들(318)은 제2 DSA 프로세스에 대한 가이드 패턴으로서의 역할을 한다. 트렌치들(318)은 (도 3f의 구성 폴리머(316A)로부터 도출된) 제1 DSA 프로세스에 의하여 형성되기 때문에, 이것은 형상 및 임계 치수들은 정확하게 제어될 수 있다. 이것은 제2 DSA 프로세스에 대한 강건한 토대를 구축한다.
방법(200)은 가이드 패턴으로서 트렌치들(318)을 이용하여 제2 DSA 프로세스를 수행하는 단계로 진행된다. 동작(216) 시, 방법(200)(도 2b)은 패터닝된 층(310') 위에 그리고 트렌치들(318) 내에 다른 코폴리머 재료 층(320)을 성막한다(도 3j). 이러한 프로세스는 도 3e를 참고하여 상기 설명된 프로세스와 유사하다. 그러나, 코폴리머 재료(320)는 코폴리머 재료(314)와 동일하거나 상이할 수 있다. 다양한 실시예들에서, 층(320)은 후속 에칭 프로세스들에 대해 에칭 마스크로서 사용되기에 적합한 두께를 갖도록 형성된다.
동작(218) 시, 방법(200)(도 2b)은 코폴리머 재료 층(320) 내에 미세상 분리를 유도하여, 코폴리머 층(322)을 초래한다(도 3k). 도 3k를 참고하여, 코폴리머 층(322)은 제1 구성 폴리머(322A) 및 제2 구성 폴리머(322B)를 포함한다. 미세상 분리를 유도하는 프로세스는 도 3f를 참고하여 상기 설명된 프로세스와 유사하다. 그러나, 이러한 미세상 분리 프로세스는 트렌치들(318)에 의해 가이딩된다(도 3i). 더욱 상세하게는, 도 3k에 도시된 실시예에서, 트렌치들(318)은 구성 폴리머(322A)의 임계 치수들 및/또는 위치들을 정의한다. 이것은 조밀하게 팩킹된 패턴들(322A 및 322B)에 대한 강건하고 반복가능한 프로세스를 생성한다.
동작(220) 시, 방법(200)(도 2b)은 내부에 트렌치들을 형성하기 위하여 코폴리머 층(322)으로부터 구성 폴리머들 중 하나를 선택적으로 제거한다. 도 3l을 참고하여, 예시된 실시예에서, 구성 폴리머(322A)는 디바이스(300)로부터 제거되어, 코폴리머 층(322) 내에 트렌치들(324)을 초래한다. 패터닝된 코폴리머 층은 편의를 위해 322'로 라벨 붙여진다. 다른 실시예에서, 322A 대신에, 구성 폴리머(322B)가 제거될 수 있다. 제거 프로세스는 애싱, 스트립핑, 에칭, 및/또는 다른 적절한 방법들을 포함할 수 있다.
동작(222) 시, 방법(200)(도 2b)은 트렌치들(324)을 통해 기판(302)을 에칭하여, 패터닝된 코폴리머 층(322')으로부터 기판(302)으로 패턴을 전사한다. 도 3m을 참고하여, 기판(302)의 하나 이상의 층들은 트렌치들(324)을 통해 에칭되고, 패터닝된 코폴리머 층(322')은 제거된다. 예시된 실시예에서, 층들(310' 및 308)은 또한 에칭 프로세스들 이후에 제거되어, 재료 층(304) 위에 패터닝된 층(306')을 남긴다.
동작(110) 시, 방법(도 2b)은 도 1을 참고하여 설명된 바와 같이, 최종 패턴 또는 디바이스를 형성하기 위하여, 패터닝된 기판(302)에 대해 추가적 제조 단계들을 수행한다.
도 4a 및 4b는 방법(100)의 다른 실시예인 방법(400)의 흐름도를 보여준다. 도 5a - 5j는 방법(400)의 실시예에 따른 다양한 제조 단계들 동안의 디바이스(500)의 단면도들을 예시한다. 방법(400)은 도 4a - 5j와 함께 하기에서 설명될 것이다. 동작들의 일부는 도 2a 및 2b에 도시된 것들과 유사하며, 간략화를 위해 축약 또는 생략될 것이다.
동작(102) 시, 방법(400)(도 4a)은 기판(502)을 수용한다. 도 5a를 참고하면, 기판(502)은 재료 층들(504 및 506)을 포함하며, 재료 층들(504 및 506)은 각각 재료 층들(304 및 306)과 유사할 수 있다.
동작(402) 시, 방법(400)(도 4a)은 기판(502) 위에 제1 층(510)을 형성한다. 동작(404) 시, 방법(400)(도 4a)은 제1 층(510) 위에 제2 층(512)을 형성한다. 동작(406) 시, 방법(400)(도 4a)은 내부에 트렌치들(513)을 형성하기 위하여 제2 층(512)을 패터닝한다(도 5a). 동작들(402, 404 및 406)은 각각 동작들(202, 204 및 206)과 유사하다.
동작(408) 시, 방법(400)(도 4a)은 트렌치들(513) 내에 그리고 기판(502) 위에서 제1 DSA 프로세스를 수행한다. 실시예에서, 이것은 트렌치들(513) 내에 코폴리머 재료(514)를 성막하는 것(도 5b), 및 구성 폴리머들(516A 및 516B)을 갖는 코폴리머 층(516)을 형성하기 위하여 코폴리머 재료(514)에서 미세상 분리를 유도하는 것(도 5c)을 포함한다. 동작(408)은 상기 논의된 동작(208)과 유사하다.
동작(401) 시, 방법(400)(도 4a)은 내부에 트렌치들을 형성하기 위하여 코폴리머 층(516)로부터 구성 폴리머들 중 하나를 선택적으로 제거한다. 도 5d를 참고하면, 예시된 실시예에서, 구성 폴리머(516A)는 제거되고, 아래에 층(510)을 노출시킨다. 제거 프로세스는 애싱, 스트립핑, 에칭, 및/또는 다른 적절한 방법들을 포함할 수 있다. 다른 실시예에서, 구성 폴리머(516A) 대신에, 구성 폴리머(516B)가 제조 프로세스에 따라 제거될 수 있다. 이러한 동작은 동작(210)과 유사하다.
동작(412) 시, 방법(400)(도 4a)은 구성 폴리머(516B)를 유지하면서, 패터닝된 제2 층(512)을 선택적으로 제거한다. 제거 프로세스는 애싱, 스트립핑, 에칭, 및/또는 다른 적절한 방법들을 포함할 수 있다. 동작(412)은 제1 층(510) 위에 구성 폴리머(516B)를 초래한다(도 5e). 구성 폴리머(516B)는 후속 DSA 프로세스에 대한 가이드 패턴으로서 사용될 것이다. 따라서, 이것은 가이드 패턴(516B)로서 또한 지칭된다.
동작(414) 시, 방법(400)(도 4a)은 제1 층(510) 위에 제3 층(520)을 형성한다. 도 5f를 참고하여, 제3 층(520)은 제1 층(510) 및 구성 폴리머(516B) 위에 성막된다. 실시예에서, 제3 층(520)의 재료는 제1 층(510)의 재료와 동일하다. 다른 실시예에서, 제3 층(520)의 재료는 제1 층(510)의 재료와 상이하다. 실시예들에서, 제3 층(520)은 그에 대해 수행될 후속 DSA 프로세스에 대하여 중립인 재료를 사용한다. 제3 층(520)은 코팅, 성막, 또는 다른 적절한 방법들에 의해 형성될 수 있다.
동작(416) 시, 방법(400)(도 4b)은 디바이스(500)의 상부면을 평탄화시켜, 제3 층(520)을 통해 가이드 패턴(516B)을 노출시킨다. 도 5g를 참고하여, 제3 층(520)의 부분들은 평탄화 프로세스에 의해 제거되고, 가이드 패턴(516B)의 상부면은 노출된다. 가이드 패턴(516B)의 부분들은 또한 프로세스 동안 제거될 수 있다. 평탄화 프로세스는 에칭 백, 화학 기계적 평탄화(CMP, chemical mechanical planarization), 세정 및/또는 다른 적절한 방법들을 포함할 수 있다.
동작(418) 시, 방법(400)(도 4b)은 제3 층(520) 및 가이드 패턴(516B) 위에 코폴리머 재료 층(522)를 성막한다(도 5h). 이러한 동작은 동작(216)과 유사하다.
동작(420) 시, 방법(400)(도 4b)은 코폴리머 재료 층(522) 내에 미세상 분리를 유도하여, 코폴리머 층(524)을 초래한다. 코폴리머 층(524)은 구성 폴리머들(524A 및 524B)을 포함한다. 이러한 동작은 동작(218)과 유사하다. 그러나, 동작(218) 및 도 3k에서 흔히 그렇듯이 가이드 패턴으로서 트렌치들을 사용하는 대신에, 이러한 동작은 가이드 패턴으로서 앞선 DSA 프로세스로부터 구성 폴리머들(예를 들어, 도 5i의 구성 폴리머(516B)) 중 하나를 사용한다. 패턴 형성에서 유사한 성능이 달성된다. 예시된 실시예에서, 가이드 패턴(516B)은 실질적으로 제1 구성 폴리머(524A)와 정렬된다. 다른 실시예에서, 가이드 패턴(516B)은 실질적으로 제2 구성 폴리머(524B)와 정렬된다.
동작(108) 시, 방법(400)(도 4b)은 구성 폴리머(524A) 또는 구성 폴리머(524B) 중 어느 하나에 대응하는 패턴을 기판(502)에 전사한다. 도 5j를 참고하면, 예시된 실시예에서, 패턴은 재료 층(506)으로 전사되어, 패터닝된 재료 층(506')을 초래한다. 이것은 건식 에칭, 습식 에칭, 또는 다른 적절한 방법들을 포함할 수 있다. 층들(524, 520 및 510)은 다양한 에칭 프로세스들 이후에 제거된다.
동작(110) 시, 방법(400)(도 4b)은 상기 설명된 바와 같이 최종 패턴 또는 패터닝된 기판(502)을 갖는 디바이스를 형성한다.
도 6a 및 6b는 방법(100)의 또 다른 실시예인 방법(600)의 흐름도를 보여준다. 도 7a - 7h는 방법(600)의 실시예에 따른 다양한 제조 단계들 동안의 디바이스(700)의 사시도들을 예시한다. 방법(600)은 도 6a - 7h와 함께 하기에 설명될 것이다. 동작들 중 일부는 도 2a, 2b, 4a 및 4b에 도시된 것들과 유사하며, 간략화를 위해 축약되거나 생략될 것이다.
동작(102) 시, 방법(600)(도 6a)은 기판(702)을 수용한다. 도 7a를 참고하여, 기판(702)은 재료 층들(704, 706 및 708)을 포함한다. 실시예들에서, 층들(704, 706 및 708)은 재료에 있어서 각각 층들(304, 306 및 308)과 유사할 수 있다.
동작(602) 시, 방법(600)(도 6a)은 기판(702) 위에 제1 층(710)을 형성한다(도 7a). 실시예들에서, 제1 층(710)은 그에 대해 수행될 후속 DSA 프로세스에 대한 중립 층이다.
동작(604) 시, 방법(600)(도 6a)은 층(710)에 대해 제1 DSA 프로세스를 수행한다. 이것은 층(710) 위에 코폴리머 층(712)을 성막하는 것(도 7b), 및 구성 폴리머들(714A 및 714B)을 갖는 코폴리머 층(714)을 형성하기 위하여 코폴리머 재료(712)에서 미세상 분리를 유도하는 것(도 7c)을 포함한다. 동작(604)은 상기 논의된 동작(208)과 유사하다. 도 7c에 예시된 실시예에서, 구성 폴리머들(714A 및 714B)은 "y" 방향을 따라 배향되고 "x" 방향에서 교번 방식으로 배열되는 라인 패턴들이다. "x" 방향에 따른 패턴의 중앙선으로부터 인접한 패턴의 중앙선까지의 거리로서 정의되는, 라인 패턴들의 피치(P1)는 "x" 방향에서의 2개의 구성 폴리머들(714A 및 714B)의 치수의 합과 동일하다. 다른 실시예에서, 피치(P1)는 "x" 방향에 따른 패턴의 에지로부터 인접한 패턴의 에지까지의 거리로서 또한 정의될 수 있다. 피치(P1)는 DSA 프로세스 동안 잘 제어될 수 있다.
동작(606) 에서, 방법(600)(도 6a)은 코폴리머 층(714)으로부터 구성 폴리머들 중 하나를 선택적으로 제거하여, 패터닝된 코폴리머 층(714')을 초래한다. 도 7d를 참고하여, 예시된 실시예에서, 구성 폴리머(714A)는 제거되어, 패터닝된 코폴리머 층(714') 내에 트렌치들(716)을 형성한다. 제거 프로세스는 애싱, 스트립핑, 에칭, 및/또는 다른 적절한 방법들을 포함할 수 있다. 다른 실시예에서, 구성 폴리머(714A) 대신에 구성 폴리머(714B)가 제조 프로세스에 따라 제거될 수 있다. 이러한 동작은 동작(210)과 유사하다.
동작(608) 시, 방법(600)(도 6a)은 트렌치들(716)을 통해 제1 층(710)을 에칭하여, 패터닝된 제1 층(710')을 형성한다. 도 7e를 참고하면, 에칭 프로세스는 층(710)을 통해 트렌치들(716)을 연장시켜, 재료 층(708)을 노출시킨다. 에칭 프로세스는 건식 에칭, 습식 에칭, 애싱 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)과 같은 임의의 적적한 에칭 기법들을 포함할 수 있다. 패터닝된 코폴리머 층(714')은 에칭 프로세스들 동안 에칭 마스크로서 사용된다.
동작(610) 시, 방법(600)(도 6a)은 패터닝된 코폴리머 층(714')을 제거한다. 도 7f를 참고하면, 트렌치들(716')이 패터닝된 층(710') 내에 형성되고, 후속 DSA 프로세스에 대한 가이드 패턴으로서 사용될 것이다. 다양한 에칭 프로세스들에서 에칭 바이어스들을 고려할 때, 트렌치들(716')의 피치(P2)는 도 7c의 피치(P1)와 실질적으로 동일하다. 제거 프로세스는 애싱, 스트립핑, 에칭, 및/또는 다른 적절한 방법들을 포함할 수 있다. 하나 이상의 세정 프로세스는 디바이스(700)의 표면들을 세정하기 위하여 수행될 수 있다.
동작(612) 시, 방법(600)(도 6b)은 트렌치들(716') 내에 코폴리머 재료(718)를 성막한다. 도 7g를 참고하면, 코폴리머 재료(718)는 "y" 방향을 따라 트렌치들을 채운다. 실시예들에서, 코폴리머 재료(718)는 코폴리머 재료(712)(도 7b)와 상이하다. 실시예들에서, 재료 층(708) 및 패터닝된 층(710') 양자 모두는 코폴리머 재료(718) 내에 개별적인 구성 폴리머들에 대해 중립이다. 코폴리머 재료(718)는 상기 논의된 바와 같이 코팅 또는 다른 적합한 방법들을 사용하여 성막될 수 있다.
동작(614) 시, 방법(600)(도 6b)은 코폴리머 재료(718) 내에 미세상 분리를 유도한다. 도 7h를 참고하면, 미세상 분리는 코폴리머 재료(718)를 구성 폴리머들(720A 및 720B)을 갖는 코폴리머 층(720)으로 변환한다. 예시된 실시예에서, 구성 폴리머들(720A 및 720B)은 "y" 방향을 따라 분리한다. 뿐만 아니라, 구성 폴리머들(720A)은 (예를 들어, 홀 패턴으로서 사용될) 실린더형 형상을 취한다. 도시된 실시예에서, 구성 폴리머들(720A)의 피치(P3)는 "y" 방향에 따른 한 실린더의 중앙선으로부터 인접한 실린더의 중앙선까지의 거리로서 정의된다. 피치(P3)는 코폴리머 재료(718)에 의해 결정된다. 구성 폴리머(720A)에 대응하는 패턴들의 구성은 제1 DSA 프로세스(동작(604)) 및 제2 DSA 프로세스(동작들(612 및 614)) 모두에 의해 결정된다. 제1 DSA 프로세스는 "x" 방향에 따른 패턴들의 피치(피치(P2))를 정의하고, 제2 DSA 프로세스는 "y" 방향에 따른 패턴들의 피치(피치(P3))를 정의한다. 제1 DSA 프로세스 및 제2 DSA 프로세스 양자 모두에서 구성 폴리머들의 임계 치수들은 정확하게 제어될 수 있기 때문에, 최종 패턴(예를 들어, 구성 폴리머(720A)에 대응하는 홀 패턴)은 정확성 및 원하는 밀도를 가지고 생성될 수 있다.
동작(108) 시, 방법(600)(도 6b)은 기판(702)에 패턴을 전사하며, 여기서 패턴은 구성 폴리머들(720A 및 720B) 중 하나에 대응한다. 예를 들어, 동작(108)은 구성 폴리머(720A)에 대응하는 패턴을 전사할 수 있다. 이것은 코폴리머 층(720)으로부터 구성 폴리머(720A)를 선택적으로 제거하여 내부에 트렌치들을 형성하는 것; 트렌치들을 통해 기판(702)을 에칭하는 것; 및 그 후 패터닝된 코폴리머 층(720)을 제거하는 것을 포함할 수 있다. 다양한 다른 방법들이 사용될 수 있다.
동작(110) 시, 110, 방법(600)(도 6b)은 최종 패턴 또는 위가 패터닝된 기판(702)을 갖는 디바이스를 형성한다. 예를 들어, 최종 패턴은 콘택들, 상호접속부들, 핀들 또는 반도체 디바이스에 대한 임의의 적절한 구조물들 또는 피쳐들일 수 있다.
제한하는 것으로 의도되는 것은 아니나, 본 개시물의 하나 이상의 실시예들은 반도체 디바이스 및 그것의 형성에 대해 많은 이익들을 제공한다. 예를 들어, 본 개시물의 실시예들은 다중 DSA 프로세스들을 수행함으로써 균일성 및 정확성을 갖는 조밀하게 팩킹된 패턴들을 형성하기 위한 방법들을 제공한다. 실시예들에서, 한 DSA 프로세스는 후속 DSA 프로세스에 대한 가이드 패턴을 생성하는데 사용된다. 그러한 가이드 패턴들의 정확성은 종래의 포토리소그래픽 방법들을 이용한 것을 초과한다. 뿐만 아니라, 본 개시물의 실시예들은 현존하는 제조 흐름에 용이하게 통합될 수 있다. 또한, 2개의 DSA 프로세스들이 상기 예시되더라도, 본 개시물의 실시예들은 축적되어 한 프로세스가 다른 프로세스에 기반하는 2개 초과의 DSA 프로세스들을 포함할 수 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들 및 예시들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들 또는 예시들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법에 있어서,
    기판을 수용하는 단계;
    제1 유도된 자기 조립(DSA, directed self-assembly) 프로세스를 포함하는 프로세스를 수행함으로써, 상기 기판 위에 가이드 패턴을 형성하는 단계 ― 상기 제1 DSA 프로세스는 상기 기판 위에 제1 코폴리머(copolymer) 층을 형성하고, 상기 제1 코폴리머 층은 제1 구성 폴리머(constituent polymer) 및 제2 구성 폴리머를 포함하고, 상기 가이드 패턴은 상기 제1 구성 폴리머에 대응함 ― ; 및
    상기 가이드 패턴을 사용하여 상기 기판에 대해 제2 DSA 프로세스를 수행하는 단계
    를 포함하는, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  2. 제1항에 있어서,
    상기 가이드 패턴을 형성하는 단계는,
    상기 기판 위에 제1 층을 형성하는 단계;
    상기 제1 층 위에 제2 층을 형성하는 단계;
    상기 제2 층을 패터닝하여, 상기 제2 층 내에 제1 트렌치들을 형성하는 단계; 및
    상기 제1 DSA 프로세스에 의하여 상기 제1 트렌치들 내에 상기 제1 코폴리머 층을 형성하는 단계
    를 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 DSA 프로세스는,
    상기 제1 트렌치들 내에 제1 코폴리머 재료 ― 상기 제1 코폴리머 재료는 유도된 자기 조립함 ― 를 성막하는 단계; 및
    상기 제1 코폴리머 재료 내에 미세상 분리(microphase separation)를 유도하여, 상기 제1 구성 폴리머 및 상기 제2 구성 폴리머를 형성(define)하는 단계
    를 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  4. 제2항에 있어서,
    상기 가이드 패턴을 형성하는 단계는,
    상기 제1 코폴리머 층으로부터 상기 제1 구성 폴리머를 선택적으로 제거하여, 상기 제1 코폴리머 층 내에 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들을 통해 상기 제1 층을 에칭하여, 상기 제1 층 내에 상기 가이드 패턴으로서 제3 트렌치들을 형성하는 단계; 및
    그 후, 상기 제2 층 및 상기 제1 코폴리머 층을 제거하는 단계
    를 더 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  5. 제4항에 있어서,
    상기 제2 DSA 프로세스를 수행하는 단계는, 상기 제1 층 위에 그리고 상기 제3 트렌치들 내에 제2 코폴리머 층을 형성하는 단계를 포함하고,
    상기 제2 코폴리머 층은 제3 구성 폴리머 및 제4 구성 폴리머를 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  6. 제2항에 있어서,
    상기 가이드 패턴을 형성하는 단계는,
    상기 제1 코폴리머 층으로부터 상기 제2 구성 폴리머를 선택적으로 제거하는 단계;
    상기 제1 층 위에 상기 가이드 패턴으로서 상기 제1 구성 폴리머를 남기면서, 상기 제2 층을 선택적으로 제거하는 단계;
    상기 제1 층 위에 제3 층을 성막하는 단계; 및
    상기 가이드 패턴 및 상기 제3 층의 상부면을 평탄화하는 단계
    를 더 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  7. 제6항에 있어서,
    상기 제2 DSA 프로세스를 수행하는 단계는,
    상기 가이드 패턴 및 상기 제3 층 위에 제2 코폴리머 재료 ― 상기 제2 코폴리머 재료는 유도된 자기 조립함 ― 를 성막하는 단계; 및
    상기 제2 코폴리머 재료 내에 미세상 분리를 유도하여, 제3 구성 폴리머 및 제4 구성 폴리머를 형성하는 단계
    를 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  8. 제1항에 있어서,
    상기 가이드 패턴을 형성하는 단계는,
    상기 기판 위에 제1 층을 형성하는 단계;
    상기 제1 DSA 프로세스에 의하여 상기 제1 층 위에 상기 제1 코폴리머 층을 형성하는 단계;
    상기 제1 코폴리머 층으로부터 상기 제1 구성 폴리머를 선택적으로 제거하여, 상기 제1 코폴리머 층 내에 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치들을 통해 상기 제1 층을 에칭하여, 상기 제1 층 내에 상기 가이드 패턴으로서 제2 트렌치들을 형성하는 단계; 및
    그 후, 상기 제1 코폴리머 층을 제거하는 단계
    를 포함하는 것인, 반도체 디바이스에 대한 타겟 패턴을 형성하는 방법.
  9. 기판을 패터닝하는 방법에 있어서,
    상기 기판 위에 제1 층을 형성하는 단계;
    상기 제1 층 위에 제2 층을 형성하는 단계;
    상기 제2 층을 패터닝하여, 상기 제2 층 내에 제1 트렌치들을 형성하는 단계;
    제1 DSA 프로세스에 의하여 상기 제1 트렌치들 내에 제1 코폴리머 층 ― 상기 제1 코폴리머 층은 제1 구성 폴리머 및 제2 구성 폴리머를 포함함 ― 을 형성하는 단계;
    상기 제1 구성 폴리머에 대응하는 제1 패턴을 상기 기판 위에 형성하는 단계; 및
    제2 DSA 프로세스에 대한 가이드 패턴으로서 상기 제1 패턴을 사용하여, 상기 기판에 대해 상기 제2 DSA 프로세스를 수행하는 단계
    를 포함하는, 기판을 패터닝하는 방법.
  10. 기판을 패터닝하는 방법에 있어서,
    상기 기판 위에 제1 층을 형성하는 단계;
    제1 DSA 프로세스에 의하여 상기 제1 층 위에 제1 코폴리머 층 ― 상기 제1 코폴리머 층은 제1 구성 폴리머 및 제2 구성 폴리머를 포함함 ― 을 형성하는 단계;
    상기 제1 코폴리머 층으로부터 상기 제1 구성 폴리머를 선택적으로 제거하여, 상기 제1 코폴리머 층 내에 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치들을 통해 상기 제1 층을 에칭하여, 상기 제1 층 내에 제2 트렌치들을 형성하는 단계; 및
    제2 DSA 프로세스에 의하여 상기 제2 트렌치들 내에 제2 코폴리머 층 ― 상기 제2 코폴리머 층은 제3 구성 폴리머 및 제4 구성 폴리머를 포함함 ― 을 형성하는 단계
    를 포함하는, 기판을 패터닝하는 방법.
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