CN111630638A - 用于降低粗糙度的原子层沉积和蚀刻 - Google Patents

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纳维德·安萨里
木村吉江
李司依依
卡齐·苏丹娜
拉迪卡·马尼
张杜明
哈西卜·卡齐
许晨
米切尔·布鲁克斯
加内什·乌帕德亚雅
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Abstract

本文描述了用于使用集成式原子层沉积(ALD)和蚀刻处理来降低粗糙度的方法和设备。在一些实施方案中，在衬底上提供掩模之后，方法包括通过ALD在掩模上沉积保形层以降低粗糙度，以及蚀刻掩模下方的层以形成具有粗糙度降低的图案化特征。在一些实施方案中，在将衬底蚀刻到第一深度以在衬底中的第一深度处形成特征之后，方法包括通过ALD在特征的侧壁上沉积保形层以保护侧壁并在随后的蚀刻处理期间降低粗糙度。ALD和蚀刻处理可以在等离子体室中执行。

Description

用于降低粗糙度的原子层沉积和蚀刻
相关申请的交叉引用
本申请要求于2017年11月21日提交的并且名称为“ATOMICLAYER DEPOSITION ANDETCH FOR REDUCING ROUGHNESS”的美国专利申请No.15/820,110优先权利益，在此通过引用将其整体并入本文并且用于所有目的。
技术领域
本公开内容总体上涉及在半导体器件制造中的集成式沉积和蚀刻处理，更具体而言，涉及在集成电路制造中的关键尺寸控制的集成式原子层沉积(ALD)及蚀刻处理。
背景技术
随着半导体工业中的器件及特征(feature)尺寸持续缩小，小关键尺寸的特征的图案化在先进集成电路(ICs)的制造中将持续变得重要。当前的图案化方法可能导致不均匀的表面及粗糙度，其可能对晶体管或器件性能具有不利的影响，且当前用于降低粗糙度的处理技术可能对于已图案化特征的关键尺寸有非期望的影响。
发明内容
本公开内容涉及一种用于降低来自图案化的粗糙度的方法。该方法包括：在等离子体室中，通过原子层沉积(ALD)在衬底的图案化掩模层上沉积第一保形层，其中所述衬底包括第一材料层和在所述第一材料层上方的所述图案化掩模层，在沉积所述第一保形层之前所述图案化掩模层具有第一粗糙度。所述方法还包括：在所述等离子体室中，蚀刻所述第一材料层，以形成由所述图案化掩模层所定义的所述第一材料层的多个第一图案化特征，其中在蚀刻所述第一材料层之后，所述多个第一图案化特征具有第二粗糙度，所述第二粗糙度小于所述图案化掩模层的所述第一粗糙度。
在一些实施方案中，所述第一粗糙度对应于第一线边缘粗糙度(LER)和第一线宽度粗糙度(LWR)，而所述第二粗糙度对应于第二LER和第二LWR，其中所述第二LER等于或小于约2.0nm，并且其中所述第二LWR等于或小于约2.0nm。在一些实施方案中，所述第一保形层的厚度介于约0.5nm与约5nm之间。在一些实施方案中，所述图案化掩模层被配置为定义来自所述第一材料层的一个或更多一维(1-D)特征和来自所述第一材料层的一个或更多二维(2-D)特征，其中在蚀刻所述第一材料层之后，在所述一个或更多1-D特征与所述一个或更多2-D特征之间的关键尺寸(CD)偏差是实质相似的。在一些实施方案中，所述图案化掩模层包括在孤立特征区域中的一个或更多孤立特征以及在密集特征区域中的一个或更多密集特征，所述密集特征区域比所述孤立特征区域具有较大的特征密度，其中在蚀刻所述第一材料层之后，在所述一个或更多孤立特征与所述一个或更多密集特征之间的CD偏差是实质相似的。在一些实施方案中，所述方法还包括在所述第一材料层下方的第二材料层。在一些实施方案中，所述方法还包括：在所述等离子体室中，通过ALD在所述多个第一图案化特征、所述图案化掩模层和所述第二材料层的暴露表面上沉积第二保形层；以及在所述等离子体室中，蚀刻所述衬底的所述第二材料层，以形成由所述多个第一图案化特征所定义的多个第二图案化特征。在一些实施方案中，所述多个第二图案化特征具有第三粗糙度，所述第三粗糙度小于所述第一粗糙度和所述第二粗糙度中的每一者。在一些实施方案中，所述多个第一图案化特征的关键尺寸等于或小于约20nm。在一些实施方案中，通过ALD沉积所述第一保形层包括：引入前体至所述等离子体室中，以吸附在所述图案化掩模层上；使用等离子体转化所述前体，以形成吸附受限量的所述第一保形层；以及重复引入所述前体和转化所述前体的操作，直到期望厚度的所述第一保形层被沉积在所述图案化掩模层上。
本公开内容涉及一种用于降低侧壁粗糙度的方法。该方法包括：在等离子体室中，蚀刻至衬底的第一深度，以形成在所述第一深度的多个特征。该方法还包括：在所述等离子体室中，通过原子层沉积(ALD)而在所述多个特征的多个侧壁上沉积第一钝化层。该方法还包括：在所述等离子体室中，蚀刻所述多个特征至第二深度，所述第二深度大于所述第一深度，其中所述第一钝化层被配置为实质上降低在蚀刻至所述第二深度之后的侧壁粗糙度。
在一些实施方案中，在蚀刻所述多个特征至所述第二深度之后，所述侧壁的LWR和LER值中的一者或两者等于或小于约1.5nm。在一些实施方案中，所述多个特征包括浅沟槽隔离(STI)特征。在一些实施方案中，所述多个特征中的每一者的深度比宽度的深宽比等于或大于10:1。在一些实施方案中，所述第一深度和所述第二深度中的每一者等于或大于约100nm。在一些实施方案中，所述多个特征包括在孤立特征区域中的一个或更多孤立特征和在密集特征区域中的一个或更多密集特征，所述密集特征区域比所述孤立特征区域具有较大的特征密度，其中所述第一钝化层在所述孤立特征区域和所述密集特征区域中沿着所述多个特征的所述侧壁的厚度是实质相似的。在一些实施方案中，所述多个特征由多个结构所定义，其中一个或更多第一结构包括第一材料，而一个或更多第二结构包括第二材料，所述第二材料不同于所述第一材料，其中对于所述一个或更多第一结构和所述一个或更多第二结构，所述第一钝化层沿着所述多个特征的所述侧壁的厚度是实质相似的。在一些实施方案中，所述方法还包括：在所述等离子体室中，通过ALD在所述多个特征的所述侧壁上沉积第二钝化层；以及在所述等离子体室中，蚀刻所述多个特征至在所述衬底中的第三深度，所述第三深度大于所述第二深度，其中所述第二钝化层被配置为实质上降低在蚀刻穿过所述衬底到达所述第三深度之后的侧壁粗糙度。在一些实施方案中，所述第一钝化层包含硅氧化物(SiOx)。
以下参照附图以进一步说明这些及其他方面。
附图说明
图1为根据一些实现方式而用于执行蚀刻及ALD操作的示例处理设备的示意图。
图2为掩模的示意图，掩模受到常规的等离子体预处理以降低掩模的粗糙度。
图3为掩模的示意图，掩模受到常规的等离子体沉积及等离子体蚀刻序列以降低掩模的粗糙度。
图4A-4C为孤立的及密集的衬底特征的示意图，衬底特征在等离子体室中使用常规的沉积处理进行沉积及蚀刻。
图5A-5C为根据一些实施方案的孤立的及密集的衬底特征的示意图，衬底特征使用ALD及蚀刻处理进行沉积及蚀刻。
图6A示出了使用蚀刻及非原位(ex-situ)ALD处理时的衬底传送的示例性处理流程。
图6B示出了使用集成式蚀刻及ALD处理时的衬底传送的示例性处理流程。
图7为根据一些实施方案的示例性方法的流程图，其使用蚀刻及ALD处理以降低图案化特征的粗糙度。
图8A-8D为根据一些实施方案的示例性方法的侧视图及俯视图的示意图，其使用集成式蚀刻及ALD处理以图案化一维(1-D)及二维(2-D)特征。
图9A-9C为根据一些实施方案的示例性方法的示意图，其使用集成式蚀刻及ALD处理并利用硬掩模以图案化特征。
图9D为示意图，其显示在图9A-9C中所使用的硬掩模在ALD处理之前的俯视图。
图9E为示意图，其显示在图9D中的硬掩模在ALD处理之后的俯视图。
图10A-10B为不同材料的高深宽比特征的示意图，其在等离子体室中使用常规的钝化处理而进行钝化及蚀刻。
图11为根据一些实施方案的示例性方法的流程图，其使用集成式ALD及蚀刻处理以降低高深宽比特征的侧壁粗糙度。
图12A-12C为根据一些实施方案的具有不同材料的高深宽比特征的示意图，其使用集成式ALD及蚀刻处理而进行沉积及蚀刻。
具体实施方式
简介
在以下的叙述中，说明了大量的特定细节，以提供对本发明的彻底理解。在没有这些特定细节中的一些或全部的情况下即可实行本发明。在其他示例中，为了不使本发明难以理解，常规的处理操作不会详细描述。虽然本发明与特定实施方案一同叙述，但应理解，其并非试图限制本发明。
在本公开内容中，用语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”、及“部分加工的集成电路”是可互换地使用的。本领域普通技术人员将会理解：用语“部分加工的集成电路”可指上面进行集成电路加工的许多阶段中的任一阶段期间的硅晶片。用于半导体器件产业中的晶片或衬底通常具有200mm、或300mm、或450mm的直径。以下的详细说明假设在晶片上施行本公开内容。然而，本公开内容并非如此受限。工件可为各种外形、尺寸、及材料。除了半导体晶片之外，可利用本公开内容的其他工件包含各种对象，例如印刷电路板等。
集成式蚀刻/ALD处理设备
随着特征尺寸缩小、节距变得更小、且互补式金属氧化物半导体(CMOS)技术进展至更小的节点，薄保形沉积技术将继续变得重要。原子层沉积(ALD)为非常适合沉积薄保形膜的成膜技术，因为ALD沉积单一薄层的材料，厚度受到一或更多前体反应物的量所限制，该一或更多前体反应物可在本身的成膜化学反应之前吸附于衬底表面上(亦即，形成吸附受限层)。通过ALD而形成的每一层是薄且保形的，且所形成的膜是实质上与下伏的器件结构及特征的形状一致。
按常规，在单独的工具或平台上执行ALD及蚀刻处理。例如，ALD室不进行蚀刻处理，而蚀刻室不进行ALD处理。进行沉积处理的等离子体蚀刻室利用等离子体诱发的沉积处理以形成膜，这些膜是不保形的且是取决于深宽比。
根据一些实施方案，图1为用于执行蚀刻及ALD操作的示例处理设备的示意图。处理设备100可为感应耦合式等离子体处理设备。处理设备100包含诸如等离子体蚀刻室之类的等离子体室132。在一些实施方案中，由Lam研究公司(Fremont,CA)所生产的KiyoTM反应器为合适反应器的示例，该反应器可用作等离子体蚀刻室。
有关用于执行蚀刻及ALD操作的处理设备100的细节在以下美国专利申请中叙述：由Zhou等人于2017年08月04日提交的名称为“INTEGRATED ATOMIC LAYER PASSIVATION INTCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD”的美国专利申请No.15/669,871，其通过引入整体并入本文并用于所有目的。
等离子体室132可包含可由室壁114及窗106所界定的整体室结构。窗106可由石英或其他介电材料所制成。在一些实施方案中，等离子体室132包含设置于等离子体室132内部的衬底支撑件116。在一些实施方案中，衬底支撑件116为用于支撑衬底112的静电卡盘，在该衬底112上执行沉积/蚀刻处理。静电卡盘可包含静电电极，用于夹持及解除夹持衬底112。可为此目的而提供滤波器及DC夹持电源(未图示)。也可提供用于将衬底112抬升离开衬底支撑件116的其他控制系统。衬底支撑件116被配置以接收及保持衬底112。
在一些实施方案中，衬底支撑件116可包含加热器(未图示)以加热衬底112。衬底支撑件116可于提高的温度下操作，例如介于约20℃至约150℃之间。温度将取决于处理操作及特定配方。在一些实施方案中，等离子体室132也可在特定压强下操作，例如在介于约1mTorr至约1Torr之间的压强下操作。
在一些实施方案中，处理设备100可包含射频(RF)电源120，其可用于为衬底支撑件116提供偏置/供电。RF电源120可由一或更多RF产生器所界定。若设置多个RF产生器，则可使用不同的频率以达到各种调谐特性。偏置匹配电路118耦合于RF电源120与衬底支撑件116之间。以此方式，RF电源120连接至衬底支撑件116。
线圈134定位于窗106上方。线圈134可由导电材料所制成，且包含至少一个完整的匝。图1中所示的线圈134包含至少三匝。RF电源121被配置以将RF功率供应至线圈134。匹配电路102耦合于RF电源121与线圈134之间。以此方式，RF电源121连接至线圈134。在一些实施方案中，选用性的法拉第屏蔽件(未图示)定位于线圈134与窗106之间。可使法拉第屏蔽件相对于线圈134而维持在间隔关系。可将法拉第屏蔽件设置于窗106正上方。法拉第屏蔽件可防止金属或其他物质沉积于等离子体室132的窗106上。
将RF功率从RF电源121供应至线圈134，以使RF电流流过线圈134。流过线圈134的RF电流可在线圈134周围产生电磁场。电磁场在等离子体室132内产生感应电流，该感应电流作用于存在于等离子体室132中的气体以产生等离子体。来自等离子体的各种离子及/或自由基可与衬底112相互作用，以执行沉积或蚀刻操作。
在一些实施方案中，处理设备100任选地包含等离子体格栅(未图示)，其可用于将等离子体室132分为上部及下部。等离子体格栅可用于限制进入等离子体室132的下部的热电子量。在一些实施方案中，处理设备100被设计以操作使得存在于等离子体室132的下部中的等离子体为离子-离子等离子体，而存在于等离子体室132的上部中的等离子体为电子-离子等离子体。
处理气体可穿过第一气体注射器104而从等离子体室132的顶部、及/或穿过第二气体注射器110而从等离子体室132的侧面导入至等离子体室132中。处理气体可包含经汽化的液体前体或经汽化的固体前体，其可在处理设备100上游的固体源蒸发器(未图示)中汽化。可穿过第一气体注射器104及/或第二气体注射器110而供应一或更多反应物气体。在一些实施方案中，可以喷头取代气体注射器104、110。应理解，可提供额外的或其他的气体供应源，以将不同的气体供应至等离子体室132以进行各种类型的操作。
将气体注入等离子体室132中的各种方式显示：可从各种位置将处理气体、经汽化的液体前体、及/或经汽化的固体前体提供至等离子体室132中。在一些实施方案中，仅使用第一气体注射器104。在一些其他的实施方案中，仅使用第二气体注射器110。在一些其他的实施方案中，使用第一气体注射器104与第二气体注射器110两者。在一些实施方案中，歧管122控制将哪些气体供应至不同气体管线中的每一者。歧管122使任何类型的气体(反应物、载体、前体等)能够从不同气体管线中的任一者提供。在一些实施方案中，载体气体可包含诸如氧(O2)、氮(N2)、及氦(He)之类的气体。这些气体可在未混合的情况下导入至等离子体室132中、或可在导入至等离子体室132中之前与其他气体混合。
歧管122可用于选择、切换、及/或混合来自输送系统128中的相应的输送系统的输出。在一些实施方案中，输送系统128可包含蚀刻气体输送系统127及液体输送系统129。可配置蚀刻气体输送系统127以输出蚀刻剂气体。蚀刻剂气体的示例包含(但不限于)氯(Cl2)、溴化氢(HBr)、及六氟化硫(SF6)。可配置液体输送系统129以提供液体前体，在ALD处理中液体前体被汽化并以蒸气形式输送。经汽化的液体前体可被导入至等离子体室132中，并可吸附于衬底112的表面上。可使用等离子体使经吸附的前体转化以形成吸附受限量的膜。示例液体前体可具有以下化学式的化学组成：CxHyNzOaSib。
真空泵130连接至等离子体室132，且可用于从等离子体室132中抽出处理气体并维持等离子体室132内的特定压强。可将阀126设置于排放部124与真空泵130之间，以控制施用于等离子体室132的真空抽吸的量。在一些实施方案中，真空泵130可为一或二级机械干式泵及/或涡轮分子泵。在一些实施方案中，可在每次完成ALD处理之后启动真空泵130以清扫等离子体室132。
当在无尘室或制造设施中安装处理设备100时，可将其耦合至设施(未显示)。设施包含提供处理气体、真空、温度控制、以及环境粒子控制的管路。当这些设施被装设于目标制造设施中时，其可耦合至处理设备100。此外，可将处理设备100耦合至传送室，该传送室容许机械手利用自动化系统将衬底传送进出等离子体室132。
在一些实施方案中，系统控制器108(其可包括一或更多物理或逻辑控制器)控制处理设备100的一些或所有操作。系统控制器108可包括一或更多存储器器件与一或更多处理器。处理器可包含中央处理单元(CPU)或计算机、模拟及/或数字输入/输出连接件、步进马达控制板、与其他类似组件。在处理器上执行用于执行适当的控制操作的指令。这些指令可在与系统控制器108相关的存储器器件上储存，或可通过网络提供这些指令。在某些实施方案中，系统控制器108执行系统控制软件。
系统控制软件可包含控制以下室操作条件的任一或多者的应用及/或幅值的时序的指令：气体的混合及/或组成、室压强、室温度、晶片/晶片支撑件温度、施加至衬底的偏置(其在许多实施方案中可为零)、施加至线圈或其他等离子体产生组件的频率及功率、衬底位置、衬底移动速度、以及由工具所执行的特定处理的其他参数。系统控制软件可以任何适当方式配置。例如，可写入各种处理工具组件的子程序或控制对象，以控制处理工具组件的操作，这些处理工具组件是执行各种处理工具的处理所必须的。系统控制软件可以以任何合适的计算机可读取程序语言编码。
在一些实施方案中，系统控制软件包含输入/输出控制(IOC)序列指令，以用于控制上述的各种参数。例如，半导体制造处理的每一阶段可包含以系统控制器108执行的一或更多指令。例如，用于设定一阶段的处理条件的指令可包含在相对应的配方阶段中。在一些实施方案中，可依序配置配方阶段，以使掺杂处理中的步骤以该处理阶段的特定顺序加以执行。例如，配方可被配置以执行蚀刻操作、且包含在蚀刻操作中的每一者之间执行的ALD处理的一或更多循环。
在一些实施方案中，系统控制器108配置有用于执行以下操作的一或多者的指令：在等离子体室132中蚀刻衬底112的第一层以形成特征掩模图案，该特征掩模图案所具有的宽度小于待由该特征掩模图案所形成的多个结构的期望宽度；在等离子体室132中通过ALD以在该特征掩模图案上沉积第一钝化层，该第一钝化层被沉积以具有使该特征掩模图案的宽度增加至该期望宽度的厚度；以及在等离子体室132中蚀刻衬底112的第二层以形成具有该期望宽度的该多个结构。在等离子体室132中，在不导致真空破坏的情况下执行蚀刻及沉积操作。在一些实施方案中，系统控制器108被进一步配置以执行以下操作：在等离子体室132中重复通过ALD进行沉积和蚀刻的操作。
在一些实施方案中，可采用其他计算机软件及/或程序。用于此用途的程序或程序的部分的示例包含衬底定位程序、处理气体组成控制程序、压强控制程序、加热器控制程序、以及RF电源控制程序。
在一些情况下，系统控制器108控制气体浓度、衬底移动、及/或供应至线圈134及/或衬底支撑件116的功率。系统控制器108可通过以下方式而控制气体浓度：例如开启及关闭相关的阀以产生一或更多进气流，该一或更多进气流提供适当浓度的必要反应物。可通过以下方式而控制衬底移动：例如指示衬底定位系统依需求而移动。供应至线圈134及/或衬底支撑件116的功率可加以控制以提供特定的RF功率电平。如果使用格栅，则可通过系统控制器108以调整RF功率，以在等离子体室132的上部中产生电子-离子等离子体，而在等离子体室132的下部中产生离子-离子等离子体。此外，可配置系统控制器108，以在电子-离子等离子体不形成于等离子体室132的下部中的情况下将功率供应至衬底支撑件116。
系统控制器108可基于传感器输出(例如当功率、电位、压强等达到某阈值时)、操作时序(例如在处理中的某些时刻开启阀)、或基于从用户所接收的指令而控制这些或其他方面。
在一些实施方案中，系统控制器108是系统的一部分，该系统可以是上述示例的一部分。这样的系统可以包括半导体处理设备，半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理组件(晶片基座、气体流系统等)。这些系统可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以被称为“控制器”，其可以控制一个或多个系统的各种组件或子组件。根据处理要求和/或系统类型，系统控制器108可以被编程以控制本文公开的任何处理，包括处理气体的输送、温度设置(例如加热和/或冷却)、压力设置、真空设置、功率设置、RF产生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、衬底转移进出工具和其他转移工具和/或与具体系统连接或通过接口连接的加载锁。
概括地说，系统控制器108可以定义为电子器件，电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用端点测量等的各种集成电路、逻辑、内存和/或软件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片、和/或一个或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式发送到系统控制器108的指令，单独设置(或程序文件)定义用于在半导体晶片或系统上或针对半导体衬底或系统执行特定处理的操作参数。在一些实施方式中，操作参数可以是由工艺工程师定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
在一些实施方案中，系统控制器108可以是与系统集成、耦合到系统、以其它方式联网到系统或其组合的计算机的一部分或耦合到该计算机。例如，系统控制器108可以在“云”中或是晶片厂(fab)主机系统的全部或一部分，其可以允许对衬底处理的远程访问。计算机可以实现对系统的远程访问以监视制造操作的当前进展、检查过去制造操作的历史、检查多个制造操作的趋势或性能标准，改变当前处理的参数、设置处理步骤以跟随当前的处理、或者开始新的处理。在一些示例中，远程计算机(例如服务器)可以通过网络(其可以包括本地网络或因特网)向系统提供处理配方。远程计算机可以包括使得能够输入或编程参数和/或设置的用户界面，然后将该参数和/或设置从远程计算机发送到系统。在一些示例中，系统控制器108接收数据形式的指令，其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解，参数可以特定于要执行的处理的类型和工具的类型，系统控制器108被配置为与该工具接口或控制该工具。因此，如上所述，系统控制器108可以是例如通过包括联网在一起并朝着共同目的(例如本文所述的处理和控制)工作的一个或多个分立的控制器而呈分布式。用于这种目的的分布式系统控制器108的示例是在与远程(例如在平台级或作为远程计算机的一部分)的一个或多个集成电路通信的室上的一个或多个集成电路，其组合以控制在室上的处理。
示例系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体衬底的制造和/或制备的任何其它半导体处理系统。
如上所述，根据将由工具执行的一个或多个处理步骤，系统控制器108可以与一个或多个其他工具电路或模块、其它工具组件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一系统控制器108、或在将衬底的容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
线宽度粗糙度和线边缘粗糙度
图案化(patterning)方法使用在许多半导体制造处理中，以达成期望的特征。掩模(例如，光致抗蚀剂图案)用于图案化下方层，以形成期望的特征，包括1-D特征(例如，线、沟槽等)及2-D特征(例如，孔、正方形等)。然而，掩模边缘通常不是直的，导致线性偏差。线性偏差可能导致在图案化特征中形成非线性，其可能对器件性能产生不利影响。这样的偏差可用线宽度粗糙度(LWR)和/或线边缘粗糙度(LER)来表征。
随着半导体器件制造中的关键尺寸(CD)变小，用于实现小的CD并且控制LER及LWR的光刻处理也越来越具有挑战性。LER/LWR的影响随着CD变小而放大。LWR是指在给定长度上所测量的线宽的偏差。LWR通常被量化为宽度的3σ偏差。LER是指线边缘的偏差，其可被理解为从上到下观察时，边缘与直线的偏差。可使用已知的方法，根据给定的检查长度或面积来计算LWR及LER值。非受控的LWR和/或LER可能对所得到的半导体器件具有显著影响，且常规的光刻技术通常不足以解决这些问题。
举例而言，常规的光刻技术使用图案化及蚀刻处理而定义半导体器件的特征。在这些处理中，光致抗蚀剂材料沉积在衬底上，然后暴露于由光罩所过滤的光。光罩通常是玻璃板，其被图案化而具有特征几何形状，特征几何形状阻挡光传播通过光罩。在穿过光罩之后，光接触光致抗蚀剂材料的表面并且改变光致抗蚀剂材料的化学组成，使得显影剂可去除该部分的光致抗蚀剂材料。将显影剂施加于光致抗蚀剂材料，以去除该部分的光致抗蚀剂材料。在正光致抗蚀剂材料的情形中，曝光的区域被去除，而在负光致抗蚀剂材料的情形中，未曝光的区域被去除。图案化的光致抗蚀剂材料作为掩模，以蚀刻下方层。
由于光致抗蚀剂的化学性质、波长或光源、和/或光学系统中的分辨率极限的限制，图案化的光致抗蚀剂材料可能包括一些量的LWR和/或LER。不受限于任何理论，这可能归因于光致抗蚀剂分子是以随意的模式形成、并且在曝光及显影之后在整个图案化的光致抗蚀剂材料中缺乏均匀性。图案化的光致抗蚀剂材料中的LWR和/或LER可能在后续的蚀刻处理中转移到下方层，并且降低光刻处理的分辨率。
LWR和/或LER可能影响各种半导体器件的性能。例如，对于平面或三维CMOS器件及互连结构，较高的LWR/LER值可能导致分辨率降低、CD不均匀、速度降低、产量损失、电阻率增加及性能降低等。关于处理集成，在CD间隔小的情况下，较高的LWR/LER值可能导致特征合并，这可能导致短路及最终导致器件故障。
对于鳍式场效晶体管(FinFET)的形成，较大的LWR/LER使器件性能变差，因为表面粗糙度充当电荷载体的散射中心，并且可能降低晶体管速度及增加功率消耗。对于图案化处理，大的LWR/LER可能导致断线或线桥接，并且造成局部图案失真。当该图案被使用于后续的互连金属填充时，这样的断线/桥接缺陷将导致开路/短路，其使得半导体器件无法运作。
通常使用若干策略中的一者来实现对LWR和/或LER的改善，所述策略如：开发具有较小的固有粗糙度的新抗蚀剂、优化光刻处理(包括剂量优化及抗蚀剂优化)、以及应用显影后平滑化处理。剂量优化可涉及，在较高的曝光剂量下使光致抗蚀剂材料曝光以减少光致抗蚀剂显影的随机性，但是这通常不利于产量及成本。光致抗蚀剂优化可能涉及改变光致抗蚀剂处理参数，例如显影剂浓度及显影时间、或改变光致抗蚀剂的化学式，但这通常导致处理缓慢、昂贵、并且涉及长生产周期。
常规的显影后平滑化处理可包括用于平滑化光致抗蚀剂图案的等离子体处理(如图2所示)、或用于平滑化光致抗蚀剂图案的等离子体沉积/蚀刻处理(如图3所示)。虽然上述的显影后平滑化处理可降低LWR和/或LER，但是这样的显影后平滑化处理的可能问题涉及：由于选择性问题所导致的受限的调整窗口、由于CD或CD负载(CD loading)需求所导致的受限的调整窗口、选择性降低、掩模高度减少、以及孤立-密集(iso-dense)CD负载。
图2为掩模的示意图，掩模受到常规的等离子体处理以降低掩模的粗糙度。在等离子体处理之前的步骤210，掩模204可为在衬底202上的图案化的光致抗蚀剂掩模，其轮廓呈现出粗糙度，包括LWR及LER。在一些实施方案中，掩模204包括一个或更多足部206从掩模204横向突出。在等离子体处理之后的步骤220，掩模204的轮廓可能变圆以使其粗糙变平滑。等离子体处理可能或可能不使得一个或更多足部206变得更大。等离子体处理可使用温和的等离子体条件，使得等离子体不足以蚀刻掩模204。不受限于任何理论，等离子体“治疗”掩模204以使掩模204分子回流而降低粗糙度，从而得到圆化的轮廓。该非蚀刻性等离子体可为非定向的。用于降低掩模204粗糙度的非蚀刻性等离子体的示例包括氢(H2)等离子体、氩(Ar)等离子体或其组合。在各向异性蚀刻之后的步骤230，一个或更多足部206可能从掩模204被去除。各向异性蚀刻可使用定向的离子208而蚀刻掉或“切断”一个或更多足部206。否则，一个或更多足部206的存在可能增加掩模204的LWR。
图2中所示的等离子体处理可能降低掩模的LWR和/或LER，但是等离子体处理可能减少掩模高度、改变光致抗蚀剂形状、以及降低蚀刻选择性。这可能降低掩模在抵抗蚀刻操作上的性能。此外，由于选择性问题，等离子体处理可能具有受限的调整窗口。光致抗蚀剂通常被软化，且高度在等离子体处理后明显地减少。当图案向下转移时，较软及较矮的光致抗蚀剂可能无法度过后续的蚀刻步骤。由于掩模侵蚀，这将导致图案失真或LWR/LER的增加。
图3为掩模的示意图，掩模经历常规的等离子体沉积及等离子体蚀刻序列以降低掩模的粗糙度。在各向异性蚀刻之前且在等离子体沉积之前的步骤310，掩模304会为在衬底302上的图案化的光致抗蚀剂掩模，其轮廓呈现出粗糙度，包括LWR及LER。在一些实施方案中，掩模304包括一个或更多足部306从掩模304横向突出。在各向异性蚀刻之后的步骤320，会从掩模304去除一个或更多足部306。各向异性蚀刻可使用定向的离子308而蚀刻掉或“切断”一个或更多足部306，否则足部306可能增加掩模304的LWR。在等离子体沉积之后的步骤330，可在掩模304的侧壁及顶表面上沉积钝化层312。钝化层312使掩模304的侧壁及表面平滑化以降低粗糙度。可使用化学气相沉积(CVD)或等离子体增强化学气相沉积(PECVD)处理来沉积钝化层312。然而，这样的沉积处理通常沉积非保形的层。CVD或PECVD处理取决于深宽比，并且在较开放的空间或较宽的节距中沉积较多的材料，在较不开放的空间或较窄的节距中沉积较少的材料。此外，当使用CVD或PECVD处理时，1-D特征(例如，线)中的CD偏差可能与2-D特征(例如，孔)中的不同。在等离子体沉积之后，实施等离子体蚀刻操作(未显示)以修整已沉积的钝化层312。用于修整钝化层312的等离子体蚀刻操作可控制掩模304的CD。
图3中所示的等离子体沉积及等离子体蚀刻序列可在相同的室或工具中实施。图3中的等离子体沉积及等离子体蚀刻序列可降低粗糙度，但是会导致CD负载，沉积在孤立特征中的材料多于在密集特征中，沉积在2-D特征上的材料多于在1-D特征上。在孤立与密集特征之间的CD负载显示在图4A-4C中。
图4A-4C为孤立的和密集的衬底特征的示意图，衬底特征在等离子体室中使用常规的沉积处理进行沉积和蚀刻。沉积和蚀刻操作可对应于在图3中所讨论的在掩模上的用于降低粗糙度的沉积和蚀刻操作。
图4A显示出部分制造的器件结构410，其包括衬底402及特征404a,404b的掩模图案。特征404a,404b的掩模图案可在等离子体室中进行蚀刻之后被图案化及定义。特征404a,404b的掩模图案可区分为在衬底402的密集特征区域中的密集特征404a与在衬底402的孤立特征区域中的孤立特征404b，且密集特征404a的特征密度大于孤立特征404b。在密集特征区域中的密集特征404a可定义出具有比孤立特征区域中的孤立特征404b更高深宽比的间隙。特征404a,404b的掩模图案可具有如图4A所示的相同或实质相似的CD。
图4B显示出部分制造的器件结构420，其包括衬底402、特征404a,404b掩模图案、以及沉积在特征404a,404b掩模图案上的第一钝化层406。可在等离子体室中使用常规的沉积处理(例如CVD或PECVD)来沉积第一钝化层406。替代地，可使用基于等离子体的“快速(flash)”钝化技术来沉积第一钝化层406，其中特征404a,404b掩模图案的一部分可通过氧化作用或氮化作用来消耗。如图4B所示，在孤立特征区域的孤立特征404b上的第一钝化层406的厚度大于在密集特征区域的密集特征404a上。孤立特征404b比密集特征404a得到更多的沉积。因此，在孤立特征区域中的CD增加大于在密集特征区域中。部分制造的器件结构420代表在等离子体室中使用常规沉积处理进行沉积之后的器件结构410。
图4C显示出部分制造的器件结构430，其包括衬底402、特征404a,404b掩模图案、沉积在特征404a,404b掩模图案上的第一钝化层406、以及在衬底402中的多个特征408。在等离子体室中的蚀刻处理之后，可形成多个特征408。蚀刻处理可各向异性地蚀刻衬底402中的材料层到期望深度。多个特征408可由在特征404a,404b掩模图案下方的多个结构409所定义。在密集特征区域中的特征408的深宽比可高于在衬底402的孤立特征区域中的深宽比。如图4C所示，在孤立特征区域中的CD偏差或CD负载大于在密集特征区域中的CD偏差或CD负载。部分制造的器件结构430代表在等离子体室中进行蚀刻之后的器件结构420。
用于降低粗糙度的原位ALD及蚀刻
本公开内容的实施方案涉及使用原位(in-situ)ALD及蚀刻以降低粗糙度的方法。在一些实施方案中，原位ALD及蚀刻操作的实施，可通过沉积保形层在掩模上并且蚀刻在该掩模下方的层，以形成具有降低的LWR和/或LER的特征。在一些实施方案中，原位ALD及蚀刻操作的实施，可通过沉积钝化层在一个或更多结构上并且蚀刻在该一个或更多结构下方的层，以形成具有改善的侧壁粗糙度的高深宽比特征。在一些实施方案中，在如图1中所述的等离子体处理设备中实施ALD及蚀刻步骤的循环。在与蚀刻相同的等离子体处理设备中所实施的ALD循环提供保形的沉积，其用于降低在半导体器件特征中的粗糙度。
ALD是使用序列自限制(self-limiting)反应而沉积薄材料层的技术。通常，ALD循环包括下列操作：将至少一种反应物输送及吸附至衬底表面，然后使吸附的反应物与一或更多种反应物进行反应以形成部分膜层。与CVD技术不同，ALD处理使用表面自限制沉积反应，以逐层地沉积膜。典型的ALD循环可包括：(i)将前体材料输送及吸附至衬底表面上的配料，(ii)从室中清除过量的前体材料并在衬底表面上留下自限制单层，(iii)输送反应物材料以与吸附的前体材料进行反应，及(iv)从室中清除未反应的材料或反应副产物。配料步骤可使前体材料以自限制的方式吸附，以使一旦活性位置被前体材料所占据，就没有或很少有额外的前体材料将吸附在衬底表面上。反应物材料可同样地以自限制或吸附受限的方式与前体材料进行反应。可任选地进行清除步骤，以从室中去除过量的前体材料、反应副产物和/或未反应的反应物材料，从而完成ALD循环。即使在高深宽比特征中，ALD也可用于提供具有高台阶覆盖率的高度保形膜。因此，可在孤立与密集特征之间沉积均匀的材料量，以将孤立与密集特征之间的CD负载最小化。
图5A-5C为根据一些实施方案的孤立的及密集的衬底特征的示意图，衬底特征受到沉积及蚀刻(使用ALD及蚀刻处理)。比较图4A-4C中的常规蚀刻-沉积-蚀刻处理与图5A-5C中的ALD蚀刻-沉积-蚀刻处理中的孤立及密集特征，显示出对在孤立-密集特征中的CD偏差/负载的影响。
图5A显示出部分制造的器件结构510，其包括衬底502及特征504a,504b的掩模图案。特征504a,504b的掩模图案可在等离子体室中进行蚀刻之后被图案化及定义。特征504a,504b的掩模图案可区分为在衬底502的密集特征区域中的密集特征504a与在衬底502的孤立特征区域中的孤立特征504b，且密集特征504a的特征密度大于孤立特征504b。在密集特征区域中的密集特征504a可定义出具有比孤立特征区域中的孤立特征504b更高深宽比的间隙。特征504a,504b的掩模图案可具有如图5A所示的相同或实质相似的CD。
图5B显示出部分制造的器件结构520，其包括衬底502、特征504a,504b掩模图案、以及保形地沉积在特征504a,504b掩模图案上的第一钝化层506。可使用ALD处理来沉积第一钝化层406。如图5B所示，在孤立特征区域的孤立特征504b上与在密集特征区域的密集特征504a上的第一钝化层506的厚度是相对均匀的。如图5B所示，在密集特征区域中的密集特征504a与在孤立特征区域中的孤立特征504b之间的CD偏差/负载是相同或实质相似的。关于使用ALD时在密集特征504a与孤立特征504b之间的CD偏差/负载，在本公开内容全文中的“实质相似”是指在所述值相差在0.5nm内的值。部分制造的器件结构520代表在使用ALD处理进行沉积之后的器件结构510。在一些实施方案中，ALD处理可为原位ALD处理，在与后续的蚀刻处理相同的室中实施。
图5C显示出部分制造的器件结构530，其包括衬底502、特征504a,504b掩模图案、保形地沉积在特征504a,504b掩模图案上的第一钝化层506、以及在衬底502中的多个特征508。在等离子体室中的蚀刻处理之后，可形成多个特征508。蚀刻处理可各向异性地蚀刻衬底502中的材料层到期望深度。多个特征508可由在特征504a,504b掩模图案下方的多个结构509所定义。在密集特征区域中的特征508的深宽比可高于在衬底502的孤立特征区域中的深宽比。如图5C所示，在密集特征区域与孤立特征区域之间的CD偏差/负载是相同或实质相似的。部分制造的器件结构530代表在等离子体室中进行蚀刻之后的器件结构520。
应当理解，可使用非原位或原位ALD而实施用于降低粗糙度的本公开内容的实施方案。虽然使用非原位ALD及蚀刻的实施方案可降低粗糙度(包括LWR及LER)，但非原位ALD及蚀刻可能对所得到的半导体器件产生非期望的结果和影响。
图6A显示出使用蚀刻及非原位ALD处理时的衬底传送的示例性处理流程。应当理解，在图6A中的处理流程不限于上述的多重图案化方案，而是可应用于使用蚀刻及ALD处理的其它方案。在图6A中，衬底被提供在蚀刻室中并且进行蚀刻步骤(在框601处)、传送至清洁室以进行清洁步骤(在框603处)、传送至ALD室以进行ALD步骤(在框605处)、传送回到相同或不同的清洁室以进行清洁步骤(在框607处)、以及传送回到相同或不同的蚀刻室(在框609处)。在实施蚀刻-沉积-蚀刻序列时，衬底可能在3-5个不同室之间经历4次衬底传送。在一些实施方案中，在框601处的蚀刻步骤可定义掩模，在框605处的ALD步骤可降低掩模的粗糙度，且在框609处的蚀刻步骤可定义具有降低的粗糙度的结构。
使用不同的室进行沉积及蚀刻会增加处理时间、处理步骤以及成本，从而对产量造成不利的影响。此外，使用不同的室需要将衬底从一个室传送到另一个室，这需要真空中断并且增加不想要的材料或微粒与衬底接触的可能性。这可能导致衬底上的材料功能性和/或完整性的损失。此外，如图6A所示，在蚀刻与沉积处理之间通常需要清洁处理，其中清洁处理可能影响衬底上材料的性质及结构。例如，稀释的氢氟酸(HF)清洁处理对于掩模结构有影响，并且可能对性能产生不利的影响。
为了降低粗糙度同时避免与在不同工具中实施蚀刻步骤及沉积步骤相关的问题，可使用等离子体蚀刻室，并使其适合实施沉积。典型的沉积处理可包括CVD及PECVD处理。然而，如上所述，这样的沉积处理通常沉积非保形的膜。具体而言，沉积处理取决于深宽比，并且在较开放的空间或较宽的节距中沉积较多的材料，导致在不同深宽比的结构或特征的不均匀沉积。因此，在孤立特征中将比在密集特征中发生较多的沉积，其中孤立特征的CD偏差大于密集特征的CD偏差。
本公开内容的一些实施方案涉及在等离子体室中的ALD步骤与蚀刻步骤的集成。不是在不同的室中执行ALD，也不是在同一室中使用CVD/PECVD，而是通过使用原位ALD，因此消除了独立的ALD工具及额外的清洁工具。此外，通过消除额外的衬底传送及清洁时间，减少了处理时间及成本。再者，使用原位ALD避免了在衬底传送之间的真空中断(例如，在非原位沉积与清洁之间)，真空中断可能使衬底暴露于不想要的材料、环境和/或水气。使用原位ALD还减少了不均匀沉积对于具有不同深宽比的结构或特征的影响。原位ALD可以指在等离子体蚀刻室中实施的ALD，例如在上述的图1的处理设备100的等离子体室中实施的ALD。
图6B显示出使用集成式蚀刻及ALD处理时的衬底传送的示例性处理流程。应当了解，图6B中的处理流程不限于上述的多重图案化方案，而是可应用于使用蚀刻及ALD处理的其它方案。在图6B中，衬底被提供在蚀刻室中并且进行蚀刻步骤(在框651处)、保持在相同的蚀刻室中以进行ALD步骤(在框653处)、保持在相同的蚀刻室中以进行蚀刻步骤(在框655处)、以及传送至清洁室以进行清洁步骤(在框657处)。在实施蚀刻-沉积-蚀刻序列时，衬底可能在2个不同室之间经历1次衬底传送。在一些实施方案中，在框651处的蚀刻步骤可定义掩模，在框653处的ALD步骤可降低掩模的粗糙度，在框655处的蚀刻步骤可定义具有降低的粗糙度的结构。
图7为根据一些实施方案的示例性方法的流程图，使用蚀刻及ALD处理以降低图案化特征的粗糙度。在处理700中的操作可以以不同的顺序加以实施、和/或具有不同的、更少的、或额外的操作。图7的描述参考图8A-8D。
在处理700的框710处，可选地在掩模层上实施光刻和/或蚀刻操作，以在衬底上形成图案化的掩模层。光刻操作可包括在掩模层的光致抗蚀剂材料上所实施的曝光及显影操作。蚀刻操作可去除掩模层的一部分，例如在掩模层中横向突出的一个或更多足部。在一些实施方案中，掩模层可包括光致抗蚀剂材料。在光刻和/或蚀刻操作之后，图案化的掩模层可能具有一定量的粗糙度。在处理700中，在光刻和/或蚀刻操作形成图案化的掩模层之后，实施本公开内容的原位ALD及蚀刻操作。
在一些实施方案中，图案化掩模层包括光致抗蚀剂材料。在一些实施方案中，图案化掩模层包括硬掩模材料。硬掩模材料的示例包括，但不限于，硅氧化物、硅氮化物、或硅氮氧化物。虽然图案化掩模层可包括光致抗蚀剂材料，但是应当了解，图案化的掩模层不一定包括光致抗蚀剂材料。在一些实施方案中，可在单一或多重图案化处理之后，定义图案化的掩模层。抗蚀剂或光致抗蚀剂层可作为掩模，以在图案化处理中定义一个或更多下方结构，其中该一个或更多下方结构可作为图案化的掩模层而用于后续的原位ALD及蚀刻操作。或者，该一个或更多下方结构可作为掩模，以定义额外的下方结构，可作为在框710处所述的图案化掩模层。这意味着，与原位ALD及蚀刻一起使用的图案化掩模层可形成于单一或多重图案化处理期间的任何一点。这可能发生，因为在处理700中，以下所述的原位ALD及蚀刻操作可能与某些光致抗蚀剂材料或衬底的其它材料不相容。
在一些实施方案中，在衬底上的图案化掩模层可用于定义一个或更多一维(1-D)特征在下方材料层中、以及一个或更多二维(2-D)特征在下方材料层中。因此，图案化掩模层可被图案化而具有1-D及2-D结构，用以在下方材料层中定义1-D及2-D特征。1-D特征可定义为关于单一方向，1-D特征的示例可包括互联线及沟槽。2-D特征可相对于二个正交方向定义，2-D特征的示例可包括接触孔、通孔、正方形及区块。
在一些实施方案中，图案化的掩模层可具有在孤立特征区域中的一个或更多孤立特征、以及在密集特征区域中的一个或更多密集特征，其中密集特征区域的特征密度大于孤立特征区域。相较于一个或更多孤立特征，一个或更多密集特征可提供具有较高深宽比的特征(例如，沟槽、凹陷、孔等)。
图案化掩模层可具有与其相关的粗糙度，其中在图案化掩模层中的图案的边缘与线性有偏差。这可由LER和/或LWR值表示。在一些实施方案中，对于给定检查面积，图案化掩模层的LER值可大于约3.0nm或大于约1.0nm，对于给定检查面积，图案化掩模层的LWR值可大于约4.0nm、大于约3.0nm、或大于约1.5nm。然而，应当了解，图案化掩模层的LER值及LWR值可能取决于在图案化掩模层中所形成的图案。
图8A为示意图，其显示出示例性部分制造的半导体器件的侧视图及俯视图，部分制造的半导体器件具有图案化掩模层及下方材料层。部分制造的半导体器件810包括图案化掩模层806，其中图案化掩模层806包括1-D结构802以及2-D结构804。1-D结构802可定义在下方层中的线，2-D结构804可定义在下方层中的区块。虽然图案化掩模层806用于直接在图案化掩模层806下方形成结构，但是图案化掩模层806中的图案可反转以获得沟槽和/或孔，而不是图8A-8D中的线及区块。部分制造的半导体器件810包括在图案化掩模层806下方的第一材料层812、在第一材料层812下方的第二材料层814、以及在第二材料层814下方的第三材料层816。材料层812,814,816中的每一个可包括半导体材料、介电材料或导电材料。第一材料层812的组成不同于第二材料层814的组成，而第二材料层814的组成不同于第三材料层816的组成。如图8A所示，1-D结构802的轮廓和2-D结构804的轮廓显示出表示图案化掩模层806中的粗糙度的锯齿状边缘及其它非线性。在一些实施方案中，在定义给定检查长度或面积之后，通过计算LWR和/或LER值，可计算图案化掩模层806的粗糙度。典型的检查长度大于约50nm或大于约100nm。在没有使图案化掩模层806的粗糙度平滑化的情况下，粗糙度会被转移到部分制造的半导体器件810的后续层，并且使性能劣化。
返回图7，在处理700的框720处，通过在等离子体室中的原子层沉积(ALD)将第一保形层沉积在衬底的图案化掩模层上。衬底包括第一材料层及在第一材料层上方的图案化掩模层。在沉积第一保形层之前，图案化掩模层具有第一粗糙度。等离子体室也可用于实施后续的蚀刻处理。参照图1中的处理设备100，可描述等离子体室的方面。
在处理700的一些实施方案中，提供衬底在等离子体室中。衬底可放置在等离子体室中的衬底支撑件上。在一些实施方案中，衬底可为半导体衬底，例如200mm、300mm或450mm衬底，包括硅衬底。在一些实施方案中，提供在等离子体室中的衬底具有图案化的掩模层。
第一保形层可通过ALD而沉积在图案化掩模层的暴露表面以及在图案化掩模层下方的第一材料层上。图案化掩模层的暴露表面包括图案化掩模层的特征的侧壁。在图案化掩模层上的第一保形层使图案化掩模层的粗糙边缘及裂缝平滑化，从而降低与图案化掩模层相关的第一粗糙度。
在一些实施方案中，第一保形层包含钝化材料，例如氧化物或氮化物。例如，第一保形层包括硅氧化物(SiOx)。第一保形层的钝化材料可用于在后续的蚀刻处理(例如在框730所述的蚀刻处理)期间保护图案化掩模层，包括图案化掩模层的侧壁。
在一些实施方案中，第一保形层相当薄，其厚度足以降低与图案化掩模层有关的第一粗糙度。例如，第一保形层的厚度介于约0.2nm与约10nm之间、或介于约0.5nm与约5nm之间。
如上所述，ALD是使用序列自限制反应而沉积薄材料层的技术。即使在高深宽比特征中，ALD也可用于提供具有高台阶覆盖率的高度保形膜。第一保形层通过ALD而保形地沉积，并且可具有高台阶覆盖率，例如台阶覆盖率大于85％、大于90％或大于95％。用于沉积第一保形层的ALD处理可在一个或更多循环中发生，其中每一循环产生吸附受限量的材料在图案化掩模层上。每一循环可包括配料步骤，其中受控制量的前体材料被输送至衬底表面，以自限制的方式吸附在衬底表面上。这也称为“浸泡”(soaking)衬底表面达到饱和。每一循环可更包括在配料步骤之后的转化步骤，其中提供反应物材料以与衬底表面上的前体材料进行反应，并形成吸附受限量的材料(例如，钝化材料)。反应物材料可包括反应物气体，其中RF电源在等离子体室中产生反应物气体的等离子体。反应物气体可包括，例如，含氧气体(例如O2)或含氮气体(例如N2或NH3)。反应物气体的自由基及其它带电物质与前体材料进行反应，以将前体材料转化为吸附受限量的材料(例如，钝化材料)。在一些实施方案中，反应物气体在相对短的时间内(例如介于约0.5秒与约5秒之间)暴露于RF功率传送，以形成等离子体以转化前体材料。这也称为“快速”操作，其使用来自在相对短的时间内所传送的RF功率的等离子体，以转化衬底表面上的前体材料。在一些实施方案中，清除步骤可从等离子体室去除过量的前体材料、反应副产物和/或未反应的反应物材料，以完成循环。在一些实施方案中，可重复配料步骤及转化步骤，直到沉积期望厚度的第一保形层。
第一保形层的沉积与深宽比及节距无关。图案化掩模层上的第一保形层的厚度是相对均匀的，使得在不同的CD、不同的深宽比、不同的节距、不同的深度、及不同的1-D/2-D特征上沉积大致相同量的材料。这使CD负载、深度负载、及l-D/2-DCD偏差负载最小化。例如，在沉积第一保形层之后，在一个或更多1-D特征与一个或更多2-D特征之间的CD偏差是实质相似的。在沉积第一保形层之后，在一个或更多孤立特征与一个或更多密集特征之间的CD偏差是实质相似的。关于在1-D/2-D特征及孤立-密集特征之间的CD偏差，在本公开内容全文中的“实质相似”是指与所述值相差在正或负5％内的值。
图8B为示意图，显示出来自图8A的示例性部分制造的半导体器件在沉积第一保形层在图案化掩模层上之后的侧视图及俯视图。部分制造的半导体器件820包括图案化掩模层806，其上沉积有第一保形层808。第一保形层808沉积在图案化掩模层806及第一材料层812的暴露表面上，包括在图案化掩模层806及第一材料层812的侧壁及顶表面上。第一保形层808提供相对线性的轮廓，以覆盖1-D结构802的轮廓及2-D结构804的轮廓。1-D结构802及2-D结构804的锯齿状边缘及其它非线性由第一保形层808加以修正。图案化掩模层806的粗糙度通过第一保形层808而降低。在一些实施方案中，对于与在沉积第一保形层808之前在图案化掩模层806上所计算的LWR和/或LER值相同的检查长度或面积，图案化掩模层806的LWR和/或LER值通过第一保形层808而降低。第一保形层808不仅改善了图案化掩模层806中的粗糙度，且粗糙度的改善对于CD偏差/负载及深度偏差/负载的影响是微不足道的。相同或实质相似的厚度的第一保形层808被沉积在部分制造的半导体器件820的暴露表面上，与深宽比、节距、深度及1-D/2-D CD无关。在一些实施方案中，第一保形层808具有介于约0.5nm与约5nm之间的厚度，并且包括硅氧化物(SiOx)。
返回图7，在处理700的框730处，在等离子体室中蚀刻第一材料层，以形成由图案化掩模层所定义的第一材料层的多个第一图案化特征。在蚀刻第一材料层之后，多个第一图案化特征的第二粗糙度小于图案化掩模层的第一粗糙度。在框730处的蚀刻操作可与在框720处的沉积相同的等离子体室中实施，而在操作与操作之间不引入真空中断。
蚀刻可为各向异性蚀刻，穿过第一材料层以在第一材料层中形成特征。蚀刻可为选择性的，以蚀刻第一材料层的材料多于周围层的材料。在框730处所执行的蚀刻方式是选择性地蚀刻第一材料层而不蚀刻第一保形层和/或图案化掩模层。在一些实施方案中，蚀刻可去除第一材料层至第一深度，其中第一深度小于最终深度。例如，第一深度可为最终深度的任何合适的百分比，例如最终深度的20％、30％、40％、50％、60％等。因此，可执行多次蚀刻以达到最终深度。
沉积第一保形层以平滑化图案化掩模层的第一粗糙度，其消除或最小化粗糙度(亦即，第一粗糙度)，以使其不被转移至下方的材料层。粗糙度可改善，使得对应于第二粗糙度的LWR和/或LER值小于对应于第一粗糙度的LWR和/或LER值。在一些实施方案中，从第一粗糙度到第二粗糙度的LWR和/或LER值可改善至少30％、至少40％、至少50％、至少60％或至少75％。例如，在ALD及蚀刻之后的给定检查长度/面积上，显示粗糙度改善40％，其中在图案化掩模层上的LWR值为2.5nm，在多个第一图案化特征上的LWR值为1.5nm。在一些实施方案中，对于给定检查长度/面积，与第二粗糙度相关的LWR值等于或小于约2.0nm或1.5nm，且对于给定检查长度/面积，与第二粗糙度相关的LER值等于或小于约2.0nm或1.5nm。这与以下形成对照：对于相同的检查长度/面积，与第一粗糙度相关的LWR值等于或大于约2.5nm或2.0nm，且对于相同的检查长度/面积，与第一粗糙度相关的LER值等于或大于约2.5nm或2.0nm。在一些实施方案中，多个第一图案化特征的CD等于或小于约20nm。
多个第一图案化特征可包括各种几何特征，包括但不限于互联线、接触窗、通孔、沟槽、凹槽、空间、孔、区块、正方形等。多个第一图案化特征可包括1-D和/或2-D特征。虽然多个第一图案化特征的CD可以指结构(例如，线、区块)，但是应当了解，相关的CD可以是用于空间的空间CD(例如，凹槽、孔)。
在对于节距负载的影响最小的情况下，实现了对下方材料层中的粗糙度改善。正如第一保形层的沉积与深宽比及节距无关而最小化对于CD负载、深度负载及1-D/2-D CD偏差负载的影响，蚀刻第一材料层以形成多个第一图案化特征对于CD负载、深度负载及1-D/2-D CD偏差负载具有最小的影响。因此，在蚀刻第一材料层之后，在一个或更多孤立特征与一个或更多密集特征之间的CD偏差是实质相似的，且在沉积第一保形层之后，在一个或更多1-D特征与一个或更多2-D特征之间的CD偏差是实质相似的。因此，图案化掩模层将图案转移，以在第一材料层中定义具有较小的粗糙度且没有CD偏差负载的多个第一图案化特征。
在对于选择性及产量的影响最小的情况下，实现了对下方材料层中的粗糙度改善。对比于在掩模上使用等离子体处理方法以降低粗糙度的应用，通过ALD沉积第一保形层及随后的蚀刻不会影响图案化掩模层的化学性质而影响其选择性。通过ALD沉积第一保形层也不会影响图案化掩模层的形状，这可能发生在用于降低粗糙度的等离子体处理方法中。此外，对比于使用光刻优化(例如剂量优化和/或光致抗蚀剂优化)的应用，通过ALD沉积第一保形层及随后的蚀刻不需要长循环时间而不利地影响产量。相反，可在不改变光刻处理的条件或参数的情况下，通过ALD及随后的蚀刻而降低粗糙度。
在一些实施方案中，在框730处所实施的蚀刻操作对于第一保形层是不具选择性的，使得第一保形层在蚀刻期间被保留。相较于第一材料层，第一保形层可以实质较慢的蚀刻速率被蚀刻。在一些实施方案中，在蚀刻期间，在框730处所实施的蚀刻操作对于第一保形层是选择性的。在框730处，第一保形层可能不一定包括钝化材料来抵抗蚀刻操作。在框730处，若干厚度的第一保形层可能被蚀刻所消耗。通过蚀刻，可去除或控制第一保形层的沉积所导致的CD增益。
在一些实施方案中，在框730处的蚀刻操作之后的沉积-蚀刻序列被重复，直到达到期望深度或最终深度。可重复沉积-蚀刻序列而穿过第一材料层、第二材料层或第三材料层等等。处理700可进一步包括，通过ALD在多个第一图案化特征、图案化掩模层、及第二材料层的暴露表面上沉积第二保形层，以及蚀刻衬底的第二材料层，以形成由多个第一图案化特征所定义的多个第二图案化特征。多个第二图案化特征可具有第三粗糙度，第三粗糙度小于第一粗糙度及第二粗糙度中的每一者。第三粗糙度可对应于某些LWR/LER值。在一些实施方案中，对于第一及第二粗糙度的检查长度/面积，与第三粗糙度相关的LWR值等于或小于约2.0nm、1.5nm或1.0nm，且对于第一及第二粗糙度的检查长度/面积，与第三粗糙度相关的LER值等于或小于约2.0nm、1.5nm或1.0nm。在一些实施方案中，通过ALD沉积第二保形层及蚀刻第二材料层可与在框720处的沉积及在框730处的蚀刻相同的等离子体室中实施，而在操作与操作之间不引入真空中断。重复原位ALD及蚀刻操作可导致持续的LWR/LER改善，且没有CD偏差负载。
图8C为示意图，显示出来自图8B的示例性部分制造的半导体器件在蚀刻第一材料层以形成多个第一图案化特征之后的侧视图及俯视图。部分制造的半导体器件830包括图案化掩模层806以及多个第一图案化特征822,824，多个第一图案化特征822,824在图案化掩模层806下方并由其所定义。多个第一图案化特征822,824通过对图8A-8B中的第一材料层812进行选择性的蚀刻所形成。在去除第二材料层814或图案化掩模层806时，蚀刻是不具选择性的。蚀刻可在与图8B中的第一保形层808沉积相同的等离子体室中实施。多个第一图案化特征822,824可包括由1-D结构802所定义的1-D特征822以及由2-D结构804所定义的2-D特征824。在一些实施方案中，1-D特征822包括互联线，2-D特征824包括区块或接触通孔。相较于在沉积第一保形层808之前的图案化掩模层，多个第一图案化特征822,824具有更小的粗糙度。在一些实施方案中，对于与图案化掩模层相同的给定检查长度或面积，多个第一图案化特征822,824的LWR和/或LER值获得改善。虽然多个第一图案化特征822,824可能在图8C中呈现出一些粗糙度，但是转移至多个第一图案化特征822,824的图案具有比其掩模更小的粗糙度。在一些实施方案中，在蚀刻第一材料层812之后，第一保形层808被去除。在多个第一图案化特征822,824中的粗糙度获得改善，而对CD偏差/负载及深度偏差/负载的影响是微不足道的。
图8D为示意图，显示出来自图8C的示例性部分制造的半导体器件在蚀刻第二材料层以形成多个第二图案化特征之后的侧视图及俯视图。部分制造的半导体器件840包括多个第一图案化特征822,824以及多个第二图案化特征832,834，多个第二图案化特征832,834在多个第一图案化特征822,824下方并由其所定义。多个第二图案化特征832,834通过对图8A-8C中的第二材料层814进行选择性的蚀刻所形成。蚀刻对于第三材料层816是不具选择性的。在一些实施方案中，在形成多个第二图案化特征832,834时，可实施沉积-蚀刻序列。沉积操作可通过ALD而在多个第一图案化特征822,824及第二材料层814的暴露表面上沉积第二保形层(未显示)。沉积操作可在与图8C中的蚀刻操作以及图8D中的后续蚀刻操作相同的等离子体室中实施。第二保形层可进一步降低多个第一图案化特征822,824的粗糙度。由此，防止多个第一图案化特征822,824中的粗糙度转移至多个第二图案化特征832,834。然而，应当了解，在蚀刻第二材料层814之前，可省略沉积操作。多个第二图案化特征832,834可包括1-D特征832及2-D特征834。在一些实施方案中，对于与多个第一图案化特征822,824相同的给定检查长度或面积，多个第二图案化特征832,834的LWR和/或LER值获得改善。在一些实施方案中，在蚀刻第二材料层814之后，图案化掩模层806被去除。在多个第二图案化特征832,834中的粗糙度获得改善，而对CD偏差/负载和深度偏差/负载的影响是微不足道的。在一些实施方案中，可在部分制造的半导体器件840中重复原位ALD及蚀刻操作，直到达到期望深度或层，同时改善LWR/LER。原位ALD及蚀刻操作的更多循环可能导致LWR/LER值降低。或者，当期望在蚀刻处理中降低LWR/LER时，可在任何时间点实施原位ALD及蚀刻操作，例如当原位ALD及蚀刻操作在不同的下方材料层(例如，第三材料层816)上兼容时。原位ALD及蚀刻操作不必对于每一下方材料层实施。
用于改善粗糙度的上述ALD及蚀刻操作可改善在软掩模及硬掩模上的粗糙度。图9A-9C为根据一些实施方案的示例性方法的示意图，使用集成式蚀刻及ALD处理并利用硬掩模以图案化特征。图9D为示意图，显示在图9A-9C中所使用的硬掩模在ALD处理之前的俯视图。图9E为示意图，显示在图9D中的硬掩模在ALD处理之后的俯视图。
在图9A中，部分制造的半导体器件910包括硬掩模902、在硬掩模902下方的第一材料层912、以及在第一材料层912下方的第二材料层914。硬掩模902可包括硬掩模材料，例如硅氧化物、硅氮化物或硅氮氧化物。在一些实施方案中，硬掩模902可具有在孤立特征区域中的一个或更多孤立特征、以及在密集特征区域中的一个或更多密集特征。在图9D中，硬掩模902呈现锯齿状、非线性的边缘，其具有多个裂缝。
在图9B中，部分制造的半导体器件920包括被保形层904所覆盖的硬掩模902、在硬掩模902下方的第一材料层912，以及在第一材料层912下方的第二材料层914。如上所述，保形层904使用ALD进行沉积。保形层904通过ALD而沉积在硬掩模902的侧壁上、以及第一材料层912及硬掩模902的顶表面上。保形层904可均匀地沉积在硬掩模902的一个或更多孤立特征以及一个或更多密集特征上。保形层904降低了硬掩模902中的粗糙度，同时对于产量、选择性及节距负载的影响最小。在图9E中，保形层904填充裂缝并且使硬掩模902的锯齿状非线性边缘平滑化。
在图9C中，部分制造的半导体器件930包括硬掩模902、在硬掩模902下方的图案化特征922、以及在图案化特征922下方的第二材料层914。图案化特征922可在各向异性蚀刻穿过第一材料层912之后形成，并且由硬掩模902所定义。各向异性蚀刻可在与用于沉积图9B中的保形层904相同的室或工具中实施。在一些实施方案中，在各向异性蚀刻之后，保形层904会保留在硬掩模902的侧壁上。在一些实施方案中，图案化特征922可包括导电材料，例如钨。保形层904降低了硬掩模902中的粗糙度，使得在各向异性蚀刻之后较少的粗糙度被转移至图案化特征922。在一些实施方案中，在图案化特征922中的LWR/LER值小于硬掩模902中的LWR/LER值。
本公开内容的实施方案可使用集成式ALD及蚀刻操作，以降低在高深宽比特征中的侧壁粗糙度。在一些实施方案中，用于降低侧壁粗糙度的ALD及蚀刻步骤的循环在如图1中所述的等离子体处理设备中实施。
在高深宽比特征中，难以实现侧壁保护。侧壁保护促进了相对于特征侧壁在特征底部优先蚀刻。在没有侧壁保护的情况下，特征开始呈现不均匀的轮廓，其中侧壁保护不充分。
用于提供侧壁保护的常规技术涉及基于等离子体的“快速”钝化。基于等离子体的“快速”钝化可以指，点燃例如氧气(O2)、氮气(N2)或二氧化硫(SO2)之类的气体以形成解离自由基的等离子体，以与表面进行反应并且在表面上形成材料(例如，氧化物或氮化物)的钝化层。基于等离子体的“快速”钝化技术通常最小化刻面(faceting)、掩模腐蚀以及横向蚀刻所引起的底切(undercutting)的影响。基于等离子体的“快速”钝化处理可消耗在高深宽比特征的暴露表面上的材料，以形成材料的钝化层。在一些实施方案中，气体在相对短的时间内(例如介于约0.5秒与约5秒之间)暴露于RF功率传送，以形成等离子体而用于基于等离子体的“快速”钝化。解离的自由基与暴露表面进行反应，并且形成材料的钝化层，其在蚀刻期间保护高深宽比特征的侧壁。在一些实施方案中，在基于等离子体的“快速”钝化技术中的等离子体用于蚀刻下方的材料，同时还与高深宽比特征的侧壁进行反应以形成用于侧壁保护的材料的钝化层。
然而，使用基于等离子体的“快速”钝化技术的沉积可能取决于深宽比，并且可能取决于材料。相较于在高深宽比特征的底部附近，在高深宽比特征的开口附近可能沉积较多的钝化材料，且相较于在密集特征上，在孤立特征上可能沉积较多的钝化材料。不均匀量的钝化材料可能沉积在由不同材料所制成的结构上。此外，由于沿着高深宽比特征的侧壁形成的钝化材料的不均匀分布，可能在高深宽比特征的侧壁上产生粗糙度。在高深宽比特征的侧壁上的粗糙度可能对半导体器件性能(例如，晶体管性能)是有害的。
在半导体器件的衬底中的特征可包括高深宽比特征。高深宽比特征是具有至少约5:1、至少约10:1、至少约15:1、至少约20:1、至少约30:1、至少约40:1、至少约50:1、或至少约100:1的深宽比的特征。例如，具有高深宽比的特征可为至少10:1。在一些实施方案中，比较特征的深度与特征的关键尺寸(通常为其宽度/直径)，以测量深宽比。当使用在本文中，深宽比是基于在特征开口附近的关键尺寸而测量。在一些实施方案中，特征的关键尺寸可等于或小于约20nm。
在降低侧壁粗糙度的背景下所讨论的特征是在衬底表面中的凹槽。特征可具有许多不同的形状，包括但不限于圆柱体、矩形、正方形、其它多边形凹槽、沟槽等。
衬底的高深宽比特征的形成可在多个蚀刻步骤中发生。换言之，高深宽比特征可通过蚀刻至期望深度、然后通过一个或更多额外的蚀刻步骤以达到最终深度而形成。在一些实施方案中，每一蚀刻步骤可蚀刻到达至少50nm或至少100nm的深度。
图10A-10B为具有不同材料的高深宽比特征的示意图，在等离子体室中使用常规的钝化处理而进行钝化及蚀刻。如上所述，在等离子体室中的常规钝化处理可包括基于等离子体的“快速”钝化处理，如上所述。
图10A为包括衬底1002的部分制造的半导体器件1010的示意图，其中衬底1002包括多个结构1004,1006，多个结构1004,1006定义一个或更多特征1008。部分制造的半导体器件1010可进一步包括在结构1004,1006上的掩模1012，结构1004,1006用于定义一个或更多特征1008。在蚀刻穿过衬底1002或穿过衬底1002的一层(未显示)之后，一个或更多特征1008被形成或定义。穿过衬底1002的蚀刻可将一个或更多特征1008蚀刻至50nm或50nm以上、或者100nm或100nm以上的深度。在一些实施方案中，部分制造的半导体器件1010可为晶体管器件，例如鳍式场效晶体管(FinFET)器件。结构1004,1006可作为FinFET器件的鳍。在一些实施方案中，结构1004,1006可包含半导体材料，例如硅、锗或其组合。例如，多个结构1004,1006可包括具有第一材料的第一结构1004、以及具有第二材料的第二结构1006，其中第一材料包括硅，第二材料包括硅锗。在一些实施方案中，一个或更多特征1008为部分制造的半导体器件1010的浅沟槽隔离(STI)特征。
在图10A中，第一钝化层1014形成在第一结构1004的侧壁上，第二钝化层1016形成在第二结构1006的侧壁上。第一钝化层1014和第二钝化层1016可使用常规的钝化处理(例如上述的基于等离子体的“快速”钝化技术)而形成。例如，氧“快速”钝化技术可使用氧等离子体以与第一结构1004侧壁上和第二结构1006侧壁上的材料进行反应，以产生氧化物钝化材料而用于第一钝化层1014和第二钝化层1016。第一钝化层1014和第二钝化层1016中的每一者可包括氧化物(例如，SiOx)或氮化物(例如，SixNy)。
沉积在一个或更多特征1008侧壁上的钝化材料的量可取决于深宽比和材料。相较于在一个或更多特征1008的底部处，在一个或更多特征1008的开口附近可沉积第一钝化层1014和第二钝化层1016的更多钝化材料。在第一钝化层1014和第二钝化层1016中的不同量的钝化材料可分别形成在第一结构1004和第二结构1006上。在常规的钝化处理中第一结构1004和第二结构1006的侧壁的消耗量可以不同，具体取决于第一结构1004的材料和第二结构1006的材料。此外，使用常规的钝化处理所沉积的钝化材料沿着一个或更多特征1008的侧壁具有不均匀的分布，如图10A所示。这导致在部分制造的半导体器件1010中的侧壁粗糙。
图10B为在蚀刻穿过图10A的部分制造的半导体器件1010的衬底1002之后的部分制造的半导体器件1020的示意图。图10A中的蚀刻可蚀刻穿过衬底1002以形成一个或更多特征1008到第一深度，图10B中的蚀刻可蚀刻穿过衬底1002到第二深度，其中第二深度大于第一深度。在一些实施方案中，第一深度和第二深度中的每一者可为50nm或更大、或100nm或更大。在图10B中的蚀刻期间，第一钝化层1014和第二钝化层1016保护一个或更多特征1008的侧壁不受到横向蚀刻。图10B中的蚀刻可为各向异性的，并且相对于第一钝化层1014和第二钝化层1016选择性地去除衬底1002的材料。衬底1002的材料的蚀刻率实质上大于第一钝化层1014和第二钝化层1016的蚀刻率。尽管如此，如图10B所示，第一钝化层1014和第二钝化层1016最终被去除，且一个或更多特征1008的侧壁暴露于横向蚀刻。由于钝化材料沿着一个或更多特征1008侧壁的不均匀分布，被横向蚀刻的材料量沿着侧壁而有所不同。如图10B所示，在一个或更多特征1008的侧壁中呈现出侧壁粗糙。在蚀刻之后，在一个或更多特征1008的上部比在一个或更多特征1008的底部显示出更粗糙。在一些实施方案中，侧壁粗糙度可对应于LWR和LER值中的一者或两者，其中对于给定检查长度或面积，LWR和LER值中的一者或两者等于或大于约2.0nm。
图11为根据一些实施方案的示例性方法的流程图，使用集成式ALD和蚀刻处理以降低高深宽比特征的侧壁粗糙度。在处理1100中的操作的实施可具有不同的顺序和/或具有不同的、更少的或额外的操作。参考图12A-12C以描述图11。
在处理1100的框1110处，在等离子体室中将衬底蚀刻至第一深度，以在第一深度处形成多个特征。衬底可为用于半导体器件的衬底，半导体器件例如为晶体管器件(例如，FinFET器件)。在一些实施方案中，衬底被提供在等离子体室中。衬底可放置在等离子体室中的衬底支撑件上。在一些实施方案中，衬底可为半导体衬底，例如200mm、300mm或450mm衬底，包括硅衬底。等离子体室可用于实施后续的沉积和蚀刻处理。关于图1中的处理设备100，可描述等离子体室的方面。
形成在衬底中的多个特征可为高深宽比特征。在一些实施方案中，高深宽比特征具有至少约5:1、至少约10:1、至少约15:1、至少约20:1、至少约30:1、至少约40:1、至少约50:1、或至少约100:1的深度对宽度深宽比。例如，高深宽比特征具有等于或大于10:1的深度比宽度的深宽比。在一些实施方案中，特征的关键尺寸可等于或小于约20nm。
到达第一深度的蚀刻可蚀刻穿过衬底，以部分蚀刻至目标深度或最终深度。因此，蚀刻至目标深度或最终深度可发生在多个蚀刻步骤中。在一些实施方案中，多个特征的第一深度为至少约50nm或至少约100nm。
通过衬底的多个结构，在蚀刻至第一深度之后可定义多个特征。多个结构可对应于半导体器件的鳍、互联线、电极、接触窗、通孔等。例如，多个结构可对应于FinFET器件的鳍。在一些实施方案中，多个结构可包括具有第一材料的一个或更多第一结构、以及具有第二材料的一个或更多第二结构。第一材料和第二材料中每一者可包括硅、锗及其组合。例如，第一材料可包括硅，第二材料可包括硅锗。
在一些实施方案中，多个特征可具有不同的深宽比。在一些实施方案中，多个特征包括在孤立特征区域中的一个或更多孤立特征以及在密集特征区域中的一个或更多密集特征，密集特征区域具有比孤立特征区域更大的特征密度。
图12A为包括衬底1202的部分制造的半导体器件1210的示意图，其中衬底1202包括多个结构1204,1206，其定义一个或更多特征1208。部分制造的半导体器件1210可进一步包括在结构1204,1206上的掩模1212，用于定义一个或更多特征1208。在蚀刻穿过衬底1202或穿过衬底1202的一层(未显示)之后，一个或更多特征1208被定义。在一些实施方案中，衬底1202的该层可为FinFET器件的栅极层。穿过衬底1202的蚀刻可将一个或更多特征1208蚀刻到达至少约50nm或至少约100nm的第一深度。在一些实施方案中，结构1204,1206可作为FinFET器件的鳍。在一些实施方案中，结构1204,1206可包含半导体材料，例如硅、锗、或其组合。例如，多个结构1204,1206可包括具有第一材料的第一结构1204和具有第二材料的第二结构1206，其中第一材料包括硅，第二材料包括硅锗。在一些实施方案中，一个或更多特征1208为部分制造的半导体器件1210的STI特征。
返回图11，在处理1100的框1120处，通过ALD将第一钝化层沉积在多个特征的侧壁上。第一钝化层可通过ALD沉积在衬底的暴露表面上，包括多个结构的暴露表面上。多个结构的暴露表面包括多个特征的侧壁。即使在高深宽比特征中，第一钝化层可保形地沉积，以提供高台阶覆盖率。在多个特征中的台阶覆盖率可大于85％、大于90％或大于95％。在框1120处的沉积操作可在与在框1110处的蚀刻操作相同的等离子体室中实施，而不会在操作与操作之间引入真空中断。在相同的等离子体室中实施ALD和蚀刻操作减少了额外的清洁步骤和传送，否则会导致较高的成本和不想要的CD/掩模损失。
在后续的蚀刻处理期间，例如在框1130处所述的蚀刻处理期间，第一钝化层可用于保护多个特征的侧壁。在一些实施方案中，第一钝化层包括钝化材料，例如氧化物或氮化物。例如，第一钝化层包括硅氧化物(SiOx)。
在一些实施方案中，第一钝化层相当薄。例如，第一钝化层的厚度介于约0.2nm与约10nm之间或介于约0.5nm与约5nm之间。
如上所述，ALD是使用序列自限制反应而沉积薄材料层的技术。用于保形地沉积第一钝化层的ALD处理可在一个或更多循环中发生，其中每一循环在多个特征的侧壁上产生吸附受限量的材料。每一循环可包括配料步骤，其中受控制量的前体材料被输送至衬底表面，以自限制的方式吸附在衬底表面上。这也称为“浸泡”衬底表面达到饱和。每一循环可进一步包括在配料步骤之后的转化步骤，其中提供反应物材料以与衬底表面上的前体材料进行反应，并形成吸附受限量的钝化材料。反应物材料可包括反应物气体，其中RF电源在等离子体室中产生反应物气体的等离子体。反应物气体可包括，例如，含氧气体(例如O2)或含氮气体(例如N2或NH3)。反应物气体的自由基和其它带电物种与前体材料进行反应，以将前体材料转化为吸附受限量的钝化材料。在一些实施方案中，反应物气体在相对短的时间内(例如介于约0.5秒与约5秒之间)暴露于RF功率传送，以形成等离子体来转化前体材料。此也称为“快速”操作，其使用来自在相对短的时间内所传送的RF功率的等离子体，以转化衬底表面上的前体材料。在一些实施方案中，清除步骤可从等离子体室去除过量的前体材料、反应副产物和/或未反应的反应物材料，以完成循环。在一些实施方案中，可重复配料步骤和转化步骤，直到沉积期望厚度的第一钝化层。
第一钝化层的沉积与深宽比、节距和材料无关。第一钝化层沿着多个特征侧壁的厚度是相当均匀的，使得在不同的CD、不同的深宽比、不同的节距、不同的深度、和不同的材料上沉积大致相同量的材料。对于不同的深宽比，在沉积第一钝化层之后，在孤立特征区域中的一个或更多孤立特征与在密集特征区域中的一个或更多密集特征之间的CD偏差是实质相似的。结果，第一钝化层沿着多个特征侧壁的厚度在孤立特征区域与密集特征区域中是实质相似的。对于在孤立与密集特征之间的CD偏差，在本公开内容全文中的“实质相似”是指与所述值相差在正或负5％内的值。对于不同材料，在沉积第一钝化层之后，在具有第一材料的一个或更多第一结构与具有第二材料的一个或更多第二结构之间的CD偏差是实质相似的。结果，对于一个或更多第一结构和一个或更多第二结构，第一钝化层沿着多个特征侧壁的厚度是实质相似的。关于在不同材料的结构之间的CD偏差，在本公开内容全文中的“实质相似”是指与所述值相差在正或负5％内的值。
图12B为在将第一钝化层1214沉积在图12A的部分制造的半导体器件1210的暴露表面上之后的部分制造的半导体器件1220的示意图。第一钝化层1214沉积在一个或更多特征1208的侧壁上，包括在第一结构1204和第二结构1206的侧壁上。第一钝化层1214也可沉积在掩模1212的侧壁和顶表面上、以及衬底1202的顶表面上。可使用如上所述的ALD处理将第一钝化层1214保形地沉积在一个或更多特征1208的侧壁上。在一些实施方案中，第一钝化层1214可包含氧化物(例如，SiOx)或氮化物(例如，SixNy)。在一些实施方案中，第一钝化层1214的厚度可介于约0.5nm与约5nm之间。
沉积在一个或更多特征1208侧壁上的钝化材料量与深宽比以及材料无关。因此，第一钝化层1214的厚度在一个或更多特征1208的开口附近与在一个或更多特征1208的底部附近是实质相似的，且第一钝化层1214在第一结构1204与第二结构1206上的厚度是实质相似的。此外，如图12B所示，使用如上所述的ALD处理，相对均匀分布的钝化材料被沉积在一个或更多特征1208的侧壁上。这导致在部分制造的半导体器件1220中的相对平滑的侧壁。
返回图11，在处理1100的框1130处，将多个特征蚀刻至大于第一深度的第二深度，其中第一钝化层用于实质性地降低在蚀刻至第二深度之后的侧壁粗糙度。框1130处的蚀刻操作可在与框1120处的沉积操作相同的等离子体室中实施，而不会在操作与操作之间引入真空中断。在相同的等离子体室中实施ALD和蚀刻操作减少了额外的清洁步骤和传送，否则会导致较高的成本和不想要的CD/掩模损失。
蚀刻可为各向异性蚀刻，穿过多个特征到第二深度。蚀刻可去除衬底的材料或衬底的层。蚀刻可相对于第一钝化层的材料选择性地去除衬底的材料。由此，在框1130处所实施的蚀刻以相较于第一钝化层的材料实质较快的速率来蚀刻衬底的材料。在一些实施方案中，第二深度可等于目标深度或最终深度。在一些实施方案中，第二深度可小于目标深度或最终深度。例如，第二深度可为最终深度的任何合适的百分比，例如最终深度的30％、40％、50％、60％、70％、80％等。第一深度可为最终深度的甚至更小的百分比。因此，可实施多次蚀刻以达到最终深度。可在最终深度处测量多个特征的深宽比，其中多个特征的深宽比可为至少10:1。
第一钝化层用于实质上防止多个特征的侧壁的横向蚀刻，并且实质上降低在蚀刻至第二深度之后侧壁中的侧壁粗糙度。通常，常规的钝化技术(例如，基于等离子体的“快速”钝化技术)会导致侧壁粗糙，如图10A-10B所示。在一些实施方案中，侧壁粗糙度可对应于给定检查面积的LWR和LER值中的一或两者。在一些实施方案中，常规的钝化技术(例如，基于等离子体的“快速”钝化技术)导致LWR和/或LER值等于或大于约2.0nm。可针对给定检查长度或面积计算LWR和/或LER值。然而，由于使用原位ALD和蚀刻而沿着多个特征的侧壁均匀地沉积第一钝化层，所以在框1130处的蚀刻之后达成相对平滑的侧壁表面。在一些实施方案中，如框1120和1130所述的原位ALD和蚀刻技术导致LWR和/或LER值等于或小于约1.5nm。当使用在本文中时，实质上降低的侧壁粗糙度可对应于等于或小于约1.5nm的LWR和/或LER值。在常规的钝化技术与本公开内容的原位ALD和蚀刻技术之间进行比较时，可对于相同的给定检查长度或面积而计算LWR和/或LER值。例如，对于50nm或50nm以上或者100nm或100nm以上的检查长度，在高深宽比特征中的侧壁粗糙度可对应于等于或小于约1.5mn的LWR值。通常，对于给定检查长度或面积，在常规的钝化技术与本发明的原位ALD和蚀刻技术之间，侧壁粗糙度可改善至少25％。
在一些实施方案中，在框1130处所实施的蚀刻操作对第一钝化层是不具选择性的，使得在蚀刻期间第一钝化层被保留。换言之，相较于周围的材料，第一钝化层以实质上较慢的速率被去除。尽管如此，在框1130处可通过蚀刻而消耗一定厚度或整个第一钝化层。因为第一钝化层沿着多个特征侧壁是保形的，所以在框1130处通过蚀刻所去除的第一钝化层的量，沿着多个特征的侧壁是实质相似的。这意味着，在特征开口附近的第一钝化层的厚度与在特征底部附近的第一钝化层的厚度是实质相似的。在框1130处通过蚀刻所去除的第一钝化层的量与深宽比和材料无关。
在一些实施方案中，重复在框1130处的蚀刻之后的沉积-蚀刻序列，直到达到期望深度或最终深度。沉积-蚀刻序列可重复至少两次、至少三次或至少五次，以达到最终深度。可在相同的等离子体室中重复沉积-蚀刻序列，而不在操作与操作之间引入真空中断。因此，处理1100可进一步包括，在等离子体室中通过ALD而沉积第二钝化层在多个特征的侧壁上、以及在等离子体室中蚀刻多个特征至大于第二深度的第三深度。第二钝化层可用于实质上防止多个特征的侧壁的横向蚀刻，并且实质上降低在蚀刻至第三深度之后的侧壁粗糙度。在一些实施方案中，对于50nm或50nm以上或者100nm或100nm以上的检查长度，在高深宽比特征中的实质降低的侧壁粗糙度可对应于等于或小于约1.5nm的LWR值。
图12C为在蚀刻至第二深度之后的部分制造的半导体器件1230的示意图，第二深度大于在图12B的部分制造的半导体器件1220中所示的第一深度。在一些实施方案中，第一深度和第二深度中的每一者可为至少约50nm或至少约100nm。在一些实施方案中，第二深度可对应于期望深度或最终深度，或可对应于期望深度或最终深度的百分比。第一钝化层1214在蚀刻期间保护一个或更多特征1208的侧壁，并且最小化在一个或更多特征1208的侧壁中所形成的侧壁粗糙度。在图12C中的蚀刻可为各向异性的，并且相对于第一钝化层1214，对衬底1202的材料具有选择性。衬底1202的蚀刻率实质上大于第一钝化层1214的蚀刻率。尽管如此，如图12C所示，第一钝化层1214最终被去除，且一个或更多特征1208的侧壁暴露于横向蚀刻。然而，由于第一钝化层1214的保形沉积，一个或更多特征1208的侧壁呈现平滑的轮廓。第一钝化层1214不仅作为抵抗横向蚀刻的保护层，且实质上限制在一个或更多特征1208的侧壁中的粗糙形成。在一些实施方案中，侧壁粗糙度可对应于LWR和LER值中的一或两者，其中LWR和LER值中的一或两者等于或小于约1.5nm。
结论
虽然上述实施方案为了清楚理解的目的已以一些细节描述，但显然，某些改变和修饰可在所附权利要求的范围内实施。应注意有许多替代方式执行本发明的实施方案的处理、系统、和设备。因此，本发明实施方案应被视为说明性而非限制性的，并且该实施方案不受限于在此给出的细节。

Claims (26)

1.一种方法，其包括：
在等离子体室中，通过原子层沉积(ALD)在衬底的图案化掩模层上沉积第一保形层，其中所述衬底包括第一材料层和在所述第一材料层上方的所述图案化掩模层，在沉积所述第一保形层之前所述图案化掩模层具有第一粗糙度；以及
在所述等离子体室中，蚀刻所述第一材料层，以形成由所述图案化掩模层所定义的所述第一材料层的多个第一图案化特征，其中在蚀刻所述第一材料层之后，所述多个第一图案化特征具有第二粗糙度，所述第二粗糙度小于所述图案化掩模层的所述第一粗糙度。
2.根据权利要求1所述的方法，其中所述第一粗糙度对应于第一线边缘粗糙度(LER)和第一线宽度粗糙度(LWR)，而所述第二粗糙度对应于第二LER和第二LWR，其中所述第二LER等于或小于约2.0nm，并且其中所述第二LWR等于或小于约2.0nm。
3.根据权利要求1所述的方法，其中所述第一保形层的厚度介于约0.5nm与约5nm之间。
4.根据权利要求1所述的方法，其还包括：
在掩模层上实施光刻和蚀刻操作，以形成所述图案化掩模层。
5.根据权利要求1所述的方法，其中所述图案化掩模层包含光致抗蚀剂材料。
6.根据权利要求1所述的方法，其中所述图案化掩模层包含硬掩模材料。
7.根据权利要求1所述的方法，其中所述图案化掩模层被配置为定义来自所述第一材料层的一个或更多一维(1-D)特征和来自所述第一材料层的一个或更多二维(2-D)特征，其中在蚀刻所述第一材料层之后，在所述一个或更多1-D特征与所述一个或更多2-D特征之间的关键尺寸(CD)偏差是实质相似的。
8.根据权利要求1所述的方法，其中所述图案化掩模层包括在孤立特征区域中的一个或更多孤立特征以及在密集特征区域中的一个或更多密集特征，所述密集特征区域比所述孤立特征区域具有较大的特征密度，其中在蚀刻所述第一材料层之后，在所述一个或更多孤立特征与所述一个或更多密集特征之间的CD偏差是实质相似的。
9.根据权利要求1-8中任一项所述的方法，其中所述衬底还包括在所述第一材料层下方的第二材料层，所述方法还包括：
在所述等离子体室中，通过ALD在所述多个第一图案化特征、所述图案化掩模层和所述第二材料层的暴露表面上沉积第二保形层；以及
在所述等离子体室中，蚀刻所述衬底的所述第二材料层，以形成由所述多个第一图案化特征所定义的多个第二图案化特征。
10.根据权利要求9所述的方法，其中所述多个第二图案化特征具有第三粗糙度，所述第三粗糙度小于所述第一粗糙度和所述第二粗糙度中的每一者。
11.根据权利要求10所述的方法，其中所述第三粗糙度对应于第三LER和第三LWR，其中所述第三LER等于或小于约1.5nm，并且其中所述第三LWR等于或小于约1.5nm。
12.根据权利要求1-8中任一项所述的方法，其中所述多个第一图案化特征的关键尺寸等于或小于约20nm。
13.根据权利要求1-8中任一项所述的方法，其中所述第一保形层包括硅氧化物(SiOx)。
14.根据权利要求1-8中任一项所述的方法，其中通过ALD沉积所述第一保形层包括：
(a)引入前体至所述等离子体室中，以吸附在所述图案化掩模层上，
(b)使用等离子体转化所述前体，以形成吸附受限量的所述第一保形层，以及
(c)重复引入所述前体和转化所述前体的操作，直到期望厚度的所述第一保形层被沉积在所述图案化掩模层上。
15.一种方法，其包括：
在等离子体室中，蚀刻至衬底的第一深度，以形成在所述第一深度的多个特征；
在所述等离子体室中，通过原子层沉积(ALD)而在所述多个特征的多个侧壁上沉积第一钝化层；以及
在所述等离子体室中，蚀刻所述多个特征至第二深度，所述第二深度大于所述第一深度，其中所述第一钝化层被配置为实质上降低在蚀刻至所述第二深度之后的侧壁粗糙度。
16.根据权利要求15所述的方法，其中在蚀刻所述多个特征至所述第二深度之后，所述侧壁的LWR和LER值中的一者或两者等于或小于约1.5nm。
17.根据权利要求15所述的方法，其中所述多个特征包括多个浅沟槽隔离(STI)特征。
18.根据权利要求15所述的方法，其中所述多个特征中的每一者的深度比宽度的深宽比等于或大于10:1。
19.根据权利要求15所述的方法，其中所述多个特征的关键尺寸等于或小于约20nm。
20.根据权利要求15所述的方法，其中所述第一深度和所述第二深度中的每一者等于或大于约100nm。
21.根据权利要求15-20中任一项所述的方法，其中所述多个特征包括在孤立特征区域中的一个或更多孤立特征和在密集特征区域中的一个或更多密集特征，所述密集特征区域比所述孤立特征区域具有较大的特征密度，其中所述第一钝化层在所述孤立特征区域和所述密集特征区域中沿着所述多个特征的所述侧壁的厚度是实质相似的。
22.根据权利要求15-20中任一项所述的方法，其中所述多个特征由多个结构所定义，其中一个或更多第一结构包括第一材料，而一个或更多第二结构包括第二材料，所述第二材料不同于所述第一材料，其中对于所述一个或更多第一结构和所述一个或更多第二结构，所述第一钝化层沿着所述多个特征的所述侧壁的厚度是实质相似的。
23.根据权利要求15-20中任一项所述的方法，其中所述多个特征由多个结构所定义，所述结构中的每一者包含硅、锗、或其组合。
24.根据权利要求15-20中任一项所述的方法，其还包括：
在所述等离子体室中，通过ALD在所述多个特征的所述侧壁上沉积第二钝化层；以及
在所述等离子体室中，蚀刻所述多个特征至在所述衬底中的第三深度，所述第三深度大于所述第二深度，其中所述第二钝化层被配置为实质上降低在蚀刻所述多个特征至所述第三深度之后的侧壁粗糙度。
25.根据权利要求15-20中任一项所述的方法，其中在所述等离子体室中通过ALD沉积和蚀刻所述多个特征的操作在操作与操作之间不引入真空中断的情况下实施。
26.根据权利要求15-20中任一项所述的方法，其中所述第一钝化层包含硅氧化物(SiOx)。
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