JP2017191938A - 自己整列スペーサ形成 - Google Patents

自己整列スペーサ形成 Download PDF

Info

Publication number
JP2017191938A
JP2017191938A JP2017079211A JP2017079211A JP2017191938A JP 2017191938 A JP2017191938 A JP 2017191938A JP 2017079211 A JP2017079211 A JP 2017079211A JP 2017079211 A JP2017079211 A JP 2017079211A JP 2017191938 A JP2017191938 A JP 2017191938A
Authority
JP
Japan
Prior art keywords
spacer layer
layer
substrate
spacer
sacrificial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017079211A
Other languages
English (en)
Other versions
JP6545219B2 (ja
Inventor
エヌ.タピリー カンダバラ
N Tapily Kandabara
エヌ.タピリー カンダバラ
ロバート ディー.クラーク
Robert D Clark
ディー.クラーク ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2017191938A publication Critical patent/JP2017191938A/ja
Application granted granted Critical
Publication of JP6545219B2 publication Critical patent/JP6545219B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • G03F7/168Finishing the coated layer, e.g. drying, baking, soaking
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20Exposure; Apparatus therefor
    • G03F7/2002Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/30Imagewise removal using liquid means
    • G03F7/32Liquid compositions therefor, e.g. developers
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/38Treatment before imagewise removal, e.g. prebaking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】基板上に超薄型隆起フィーチャを形成するための及び/又は基板内に形成された超薄型フィーチャを形成するための新しい方法を提供する。【解決手段】自己整列スペーサ形成の方法が示されている。本発明の一実施形態によれば、基板処理方法が提供され、当該方法は、基板上に犠牲膜を形成するステップと、前記犠牲膜にパターンを形成するステップと、前記のパターン化された犠牲膜の上に第1スペーサ層をコンフォーマルに堆積させるステップと、前記第1スペーサ層の垂直部分を実質的に残しながら、前記第1スペーサ層の水平部分を除去するステップと、前記第1スペーサ層の上に第2スペーサ層を選択的に堆積させるステップと、を含む。【選択図】図2F

Description

本願は、2016年4月12日出願の米国仮特許出願第62/321,426号に関連するものであり、その優先権を主張し、その全内容は参照により本明細書に組み込まれる。
本発明は、基板上の薄膜をパターニングする方法に関し、より詳細には、犠牲膜及びコンフォーマル堆積を用いた基板上の薄膜をパターニングするための方法に関する。
材料処理方法では、パターンエッチングは、フォトレジストのような感光性材料の薄層を基板の上面に塗布することを含み、その後パターニングされ、エッチングの間に下地薄膜にこのパターンを転写するためのマスクを提供する。この感光性材料のパターニングは、一般に、例えば、フォトリソグラフィ感受性システムのレチクル(及び関連する光学系)を介して感光性材料を放射源に曝露するステップ、及び、感光性材料の放射された領域(ポジティブフォトレジストの場合)又は非放射領域(ネガティブフォトレジストの場合)を、現像溶剤を使用して除去するステップを含む。さらに、このマスク層は複数のサブ層を含むことができる。フォトリソグラフィ方法は、フォトレジストと反応させるために使用される光又は電磁放射の波長と、光の波長を調節するために必要な対応する光学系によって、寸法的に制限される。
より最近では、ダブルパターニング技術が、より小さいフィーチャを製造する必要性の増大に対応するために使用されている。ダブルパターニングには、(1)側壁又はスペーサプロセス及び(2)ダブルリソグラフィプロセスの2つの主要な方法がある。スペーサプロセスでは、薄膜中に最終パターンを生成するための最終マスクとしてスペーサが使用される。スペーサは、多層マスク内に生成され、マスク層は、上述したフォトレジストなどの感光材料を含むことができる。
しかしながら、従来の方法では、所望の高プロファイルのフィーチャが得られていない。したがって、基板上に超薄型隆起フィーチャ及び/又は基板内に形成される超薄型フィーチャを形成するための新しい方法が必要とされている。
本発明は、基板上の超薄型フィーチャ及び/又は基板内に形成される超薄型フィーチャを形成する方法を提供する。この方法は、ハードマスクフィーチャ及びフィーチャ間のスペーシングのために従来のフォトリソグラフィ技術よりも小さいフィーチャの画定を提供する。両方の寸法がそれぞれのスペーサの厚さによって画定されるからである。これに関して、本発明の一実施形態によれば、基板をパターニングする方法は、基板上に犠牲膜を形成するステップと、その中にパターンを生成するステップを含む。
本発明の一実施形態によれば、基板処理方法は、基板上に犠牲膜を形成するステップと、犠牲膜にパターンを形成するステップと、パターン化された犠牲膜の上に第1スペーサ層をコンフォーマルに堆積させるステップと、第1スペーサ層の垂直部分を実質的に残しながら、第1スペーサ層の水平部分を除去するステップと、第1スペーサ層の上に第2スペーサ層を選択的に堆積させるステップとを含む。
本発明の別の実施形態によれば、基板処理方法は、第2スペーサ層を選択的に堆積した後に犠牲膜を除去するステップと、それによって第1及び第2スペーサ層を含むパターンを形成するステップとをさらに含む。
本発明のさらに別の実施形態によれば、基板処理方法は、第2スペーサ層を選択的に堆積した後に犠牲膜を除去するステップと、第1スペーサ層を除去することによって第2スペーサ層を含むパターンを形成するステップとをさらに含む。
本発明のさらに別の実施形態によれば、基板処理方法は、第2スペーサを選択的に堆積させる前に犠牲膜を除去するステップをさらに含む。
本発明の別の実施形態によれば、基板処理方法は、第2スペーサ層を選択的に堆積する前に犠牲膜を除去するステップと、第1スペーサ層を除去することによって第2スペーサ層を含むパターンを形成するステップとを含む。
本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、本発明の実施形態を示し、本発明の上述の一般的な説明及び後述の詳細な説明と共に、本発明を説明する役割を果たす。
本発明の実施形態による、基板上の薄膜をパターニングする方法を示すフローチャートである。 図2A〜2Hは、図1の方法の一実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 図3A〜3Dは、図1の方法の別の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 本発明の一実施形態による基板上の薄膜をパターニングする方法を示すフローチャートである。 図5A〜5Dは、図4の方法の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 図6A〜6Dは、図4の方法の別の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 本発明の1つ以上の実施形態で使用するための原子層堆積システムの概略を示す図である。
複数の実施形態の詳細な説明
ここで図面、特に図1及び図2Aを参照して、デバイス11を製造するための基板上に形成された薄膜の構造をパターニングする方法10が説明される。すなわち、12において、膜積層体43を含むリソグラフィー構造が基板15上に形成される。膜積層体43は、基板15上に形成された薄膜17と、薄膜17上に形成された犠牲膜19と、犠牲膜19上に形成されたフォトレジスト層21とを備えている。
薄膜17は、導電層、非導電層、又は半導電層を含むことができる。例えば、薄膜17は、ポリシリコン、二酸化ケイ素、窒化ケイ素、炭化ケイ素、又は、酸窒化ケイ素などのケイ素含有材料を含む少なくとも1つの材料層を含むことができる。薄膜17は、約4(例えば、熱二酸化ケイ素の誘電率は約3.8〜約3.9の範囲にある)であるSiOの誘電率よりも小さい公称誘電率値を有する低誘電率(すなわち、低比誘電率)又は超低誘電率(すなわち、超低比誘電率)の誘電体層を含む。より具体的には、薄膜17は、約1.6〜約3.7の範囲の誘電率を有することができる。
これらの誘電体層は、有機、無機又は無機−有機ハイブリッド材料の少なくとも1つを含むことができる。さらに、これらの誘電体層は、多孔質又は非多孔質であってもよい。例えば、これらの誘電体層は、化学気相成長(CVD)技術を使用して堆積された炭素ドープ酸化ケイ素(又はオルガノシロキサン)のような無機シリケート系材料を含むことができる。このようなフィルムの例には、Applied Materials,Inc.(Santa Clara,CA)から市販されているBLACK DIAMOND CVD有機ケイ酸ガラス(OSG)フィルム、又は、Novellus Systems,Inc.(San Jose,CA)から市販されているCORAL CVDフィルムが含まれる。あるいは、これらの誘電体層は、小さい空間(細孔)を形成するための硬化又は堆積プロセス中の薄膜17の完全な緻密化を阻害するCH3結合を有する酸化ケイ素ベースのマトリックスなどの単相からなる多孔質無機‐有機ハイブリッド膜を含む。さらにあるいは、これらの誘電体層は、例えば、硬化プロセス中に分解されて蒸発する有機材料(例えば、ポロゲン)の細孔を有する炭素ドープ酸化ケイ素ベースのマトリックスのような、少なくとも2つの相からなる多孔質無機‐有機ハイブリッド膜を含むことができる。
さらにあるいは、これらの誘電体層は、スピンオン誘電体(SOD)技術を使用して堆積された水素シルセスキオキサン(HSQ)又はメチルシルセスキオキサン(MSQ)などの無機シリケート系材料を含むことができる。そのようなフィルムの例には、Dow Corning(Midland,MI)から市販されているFOX HSQ、同じくDow Corningから市販されているXLK多孔質HSQ、及び、JSR Microelectronics(Sunnyvale,CA)から市販されているJSR LKD−5109が含まれる。さらにあるいは、これらの誘電体層は、SOD技術を用いて堆積された有機材料を含むことができる。このようなフィルムの例には、Dow Chemicalから市販されているSILK−1、SILK−J、SILK−H、SILK−D及び多孔質SILK半導体誘電体樹脂、及び、Honeywell(Morristown,NJ)から市販されているGX−3P及びGX−3P半導体誘電体樹脂が含まれる。
薄膜17は、CVD、プラズマ強化CVD(PECVD)、原子層堆積(ALD)、プラズマ強化ALD(PEALD)、物理蒸着(PVD)又はイオン化PVD(iPVD)、又は、Tokyo Electron Limited(“TEL”)(Minato−ku,Tokyo)から市販されているClean Track ACT8SOD(スピンオン誘電体)、ACT12SOD、及び、Lithiusコーティングシステムのようなスピンオン技術などの蒸着技術を用いて形成されうる。Clean Track ACT 8(200mm)、ACT12(300mm)、及び、Lithius(300mm)コーティングシステムは、SOD材用のコート、ベーク、及び、硬化ツールを提供する。トラッキングシステムは、100mm、200mm、300mm、及びそれ以上の直径を有する基板を含む、様々なサイズの基板を処理するように構成することができる。基板上に薄膜を形成するための他のシステム及び方法は、スピンオン技術及び蒸着技術の両方の当業者に周知である。
薄膜17上に形成された犠牲膜19は、反射防止膜(ARC)層、例えば下部ARC(BARC)を含むことができ、任意に、ここに具体的に示されていない追加の層を含むことができる。ARC層は、反射防止コーティングとしての使用に適した、フォトレジスト除去ステップ中の劣化に耐える反射防止特性を有する。フォトレジストの除去中の劣化に対する耐性は、犠牲構造をそのまま残しながら、標準的なプラズマアッシングプロセスを用いてフォトレジストを選択的に除去することを可能にする。
いくつかの実施形態では、犠牲膜19は、ケイ素含有ARC層を含むことができ、パターニングプロセス、ARC層構造上のコンフォーマル堆積、及び、その後の(複数の)除去プロセスに耐えるための適切な機械的特性を提供することによって、薄膜のダブルパターニングを可能にする。犠牲膜19は、さらに、薄膜17とARC層との間に配置された有機平坦化層(OPL)のような平坦化層又はハードマスク層を任意に含むことができる。いくつかの実施形態では、犠牲膜19は、ポリシリコン、窒化ケイ素、又は酸化ケイ素を含むことができる。
さらに、本発明の別の実施形態によれば、ARC層は、エッチングされると、第1スペーサ層の堆積に伴う応力に耐えるのに十分な機械的特性を有する。例えば、上記のケイ素含有ARC材料は、一般に、標準有機ARC材料よりも強く、フォトレジストとARC層との間のより良い選択性を提供することができる。したがって、ケイ素含有ARC材料は、剥離/アッシングプラズマ及びスペーサ層の堆積中に誘発される応力に良好に耐えることができ、それにより、より良好なプロファイル制御が可能になる。ARC層に使用するのに適した材料としては、例えば、Dow Corning、Brewer Science,Inc.、JSR Corp.、Rohm and Haas、及び、Shin Etsu Chemical Co.,Ltd.から市販されているケイ素含有反射防止コーティングが挙げられる。
代替的に、ケイ素含有ARC層ではなく、犠牲膜19が、1つ以上のケイ素化合物と、アモルファスカーボンなどの反射防止特性を有する1つ以上の材料とを含む多層構成を含むことができる。ケイ素化合物は、複数の犠牲膜に強度及び選択性を加える。
犠牲膜19は、塗布/現像システムを用いた湿式パターニングプロセスによって塗布され選択的に除去されてもよいが、本発明の実施形態はそれに限定されない。例えば、別の実施形態では、犠牲膜19は、ドライエッチングツールと組み合わせたコーティング/現像システムを含むドライパターニングプロセスによって塗布され、選択的に除去されてもよい。一実施形態では、犠牲膜19の厚さは、約50ナノメートルと約100ナノメートルの間であり得る。別の実施形態では、犠牲膜19の厚さは、約20ナノメートルと約50ナノメートルの間であり得る。別の実施形態では、犠牲膜19の厚さは、約100ナノメートルと約300ナノメートルの間であってもよい。
さらに図2Aを参照すると、フォトレジスト層21は、248nm(ナノメートル)のレジスト、193nmのレジスト、157nmのレジスト、又はEUV(極紫外線)レジストを含むことができる。フォトレジスト層21は、前述のトラックシステムのようなトラックシステムを使用して形成することができる。基板15上にフォトレジスト層21を形成するための他のシステム及び方法は、スピンオンレジスト技術の当業者に周知である。フォトレジスト層21のコーティングは、そのような膜を準備する分野の当業者に知られている、任意の又はあらゆるプロセスを含むことができ、コーティングプロセスの前にクリーニングプロセスを実行すること、コーティングプロセスの後に塗布後ベーク(PAB)を行うことを含むプロセスを含むことができるが、これに限定されるものではない。
任意のハードマスク層(図示せず)は、酸化ケイ素(SiO)、窒化ケイ素(SiN)、炭化ケイ素(SiC)、酸窒化ケイ素(SiO)、炭窒化ケイ素(SiC)又はアモルファスカーボン、又はそれらの2つ以上の任意の組み合わせを含む。これらの材料は、CVDプロセスを使用して堆積することができる。
任意の平坦化層(図示せず)は、感光性有機ポリマー又はエッチングタイプの有機化合物からなるOPLを含むことができるが、これに限定されない。例えば、感光性有機ポリマーは、ポリアクリレート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニルエーテル樹脂、ポリフェニレンスルフィド樹脂、又はベンゾシクロブテン(BCB)であってもよい。これらの材料は、スピンオン技術を用いて形成することができる。
さらに図1及び図2Aを参照すると、14において、通常の当業者に知られている標準フォトリソグラフィ技術を使用して、フォトレジスト層21に画像パターンが形成される。例えば、フォトレジスト層21は、任意の適切な従来のステッピングリソグラフィシステム又はスキャニングリソグラフィシステムを使用してパターンの画像を生成するために、乾式又は湿式フォトリソグラフィシステム内のレチクル(図示せず)を介して、電磁放射線に曝露されてもよい。例えば、フォトリソグラフィシステムは、ASML Netherlands B.V.(Veldhoven、The Netherlands)又はCanon USA,Inc.、Semiconductor Equipment Division(San Jose、CA)から市販されている。次いで、上述のトラックシステムのような現像システム内の現像溶剤を用いてイメージパターンを形成し、イメージングされた(照射された)部分を除去するために、フォトレジスト層21が現像される。フォトレジスト層21の現像は、そのような膜を準備する分野の当業者に公知の任意の又は全てのプロセスを含むことができ、現像プロセスの前に露光後ベーク(PEB)を行うこと、現像プロセスに続いてハードベークを行うことなどを含むことができるが、これに限定されるものではない。
フォトレジスト層21が現像された状態で、図1及び2Bを参照すると、16において、フォトレジスト層21内に現像された画像パターンは、下地の犠牲フィルム19、この場合はARC層に、エッチング又は剥離プロセスを用いて転写される。エッチングプロセスは、当業者に知られているように、湿式又は乾式エッチングプロセスの任意の組み合わせを含むことができる。乾式エッチングプロセスは、乾式プラズマエッチングプロセス又は乾式ノンプラズマエッチングプロセス、又はそれらの組み合わせを含み得る。例えば、フルオロカーボン化学物質又はハロゲン含有化学物質を使用して、犠牲膜19をエッチングすることができる。さらに、例えば、犠牲膜19をエッチングするために、Cベースのプロセス化学物質又はCベースのプロセス化学物質又はその両方を使用され得る。より具体的には、一実施形態によれば、ケイ素含有犠牲膜19をエッチングするためにCH及びCHFを用いることができる。さらに、犠牲膜19をエッチングするためにSFベースの化学物質を使用することができる。
また、図2Cに示されるように、16において、フォトレジスト層21を犠牲膜19から除去される。必要に応じて、エッチングプロセスを用いて犠牲膜19をトリミングすることができる。例えば、プラズマ酸素又はフルオロカーボン化学を使用して、犠牲膜19を、多層パターンの最終ピッチに相当する幅にトリミングすることができる。
ここで、図1及び図2を参照すると、18において、第1スペーサ層29が犠牲膜19上にコンフォーマルに形成される。第1スペーサ層29をコンフォーマルに堆積する技術は、単層堆積(MLD)方法を含むことができる。MLD法は、例えば、化学吸着による反応性前駆体分子の飽和単分子層の形成の原理に基づくALD法を含むことができる。AB膜を形成するための典型的なMLDプロセスは、例えば、Aの飽和単分子層が基板上に形成される期間、第1前駆体又は反応物A(R)を注入することからなる。次に、不活性ガスGiを用いてチャンバからRをパージする。次に、第2前駆体又は反応物B(R)をチャンバ内に一定時間注入して、BをAと結合させて基板上に層ABを形成する。次にRがチャンバからパージされる。前駆体又は反応物を導入し、リアクタをパージし、別の又は同じ前駆体又は反応物を導入し、リアクタをパージするという、このプロセスは、所望の厚さのAB膜を達成するために何度も繰り返すことができる。各ALDサイクルで堆積されるAB膜の厚さは、約0.5オングストローム〜約2.5オングストロームの範囲であり得る。いくつかの実施形態では、第1スペーサ層29は、二酸化ケイ素、窒化ケイ素、又は高比誘電率材料(例えば、酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウムなど)を含むことができる。
いくつかの実施形態では、AB膜を形成するときのMLDプロセスは、第1ステップ中に基板に吸着されるABCを含む前駆体を注入し、次いで第2ステップ中にCを除去することを含む。本発明のいくつかの実施形態によれば、第1スペーサ層29は、金属含有層を含むことができる。金属含有層の例には、アルミニウム(Al)、チタン(Ti)、又はアルミニウムとチタンの両方を含む層が含まれる。一実施形態によれば、金属含有層は、Al、Al、AlN、AlON、Al含有前駆体、Ti、TiO、TiON、TiN、Ti含有前駆体、及びこれらの組み合わせからなる群から選択される。
本発明の実施形態は、多様なAl含有前駆体を利用することができる。例えば、多くのアルミニウム前駆体は、式:
AlL
を有している。ここで、L、L、Lは個々のアニオン性配位子であり、Dは中性ドナー配位子であり、xは0、1又は2であることができる。各L、L、L配位子は、アルコキシド、ハロゲン化物、アリールオキシド、アルキル、アミド類、シクロペンタジエニル、アルキル、シリル、アミジナート、−ジケトナート、ケトイミネート、シラノエート、及びカルボキシレートからなる群から選択される。D配位子は、エーテル、フラン、ピリジン、ピロール、ピロリジン、アミン、クラウンエーテル、グライム及びニトリルの群から選択することができる。
アルミニウム前駆体の他の実施例は、AlMe、AlEt、AlMeH、[Al(OsBu)、Al(CHCOCHCOCH、AlCl,AlBr、AlI、Al(OPr)、[Al(NMe、Al(Bu)Cl、Al(Bu)、Al(Bu)H、AlEtCl、EtAl(OBu)及びAl(THD)を含む。
本発明の実施形態は、多様なTi含有前駆体を利用することができる。例えば、Ti含有前駆体は、Ti(NEt(TDEAT)、Ti(NMeEt)(TEMAT)、Ti(NMe(TDMAT)を含むTi−N前駆体を含む。他の実施例は、Ti(COCH)(η−CCl、Ti(η−C)Cl、Ti(η−C)Cl、Ti(η−CCl、Ti(η−C(CH)Cl、Ti(CH)(η−CCl、Ti(η−CCl、Ti((η−C(CHCl、Ti((η−C(CHCl、Ti(η−C(μ−Cl)、Ti(η−C(CO)、Ti(CH(η−C)、Ti(CH(η−C、Ti(CH、Ti(η−C)(η−C)、Ti(η−C)(η−C)、Ti(C(η−C、Ti((C(η−H)、Ti(η−C(CH、Ti(η−C(CH(H)、及び、Ti(CH(η−C(CHを含む「Ti−C」分子内結合を含有するTi含有前駆体を含む。TiClは、「Ti−ハロゲン」結合を含むハロゲン化チタン前駆体の一例である。
一実施形態によれば、第1スペーサ層29は、その一例が図2に示されているALDシステム70におけるALD堆積プロセスによって堆積されてもよい。図7は、基板15をその上に支持するように構成された基板ホルダ88を有するプロセスチャンバ86を含む。プロセスチャンバ86は、さらに、第1プロセス材料供給システム72、第2プロセス材料供給システム74、パージガス供給システム76、及び1つ以上の補助ガス供給システム78(酸素含有ガス、窒素含有ガス、又は所望のスペーサ層材料を堆積させるために必要な他のものを含み得る)と連結された上部アセンブリ84(例えばシャワーヘッド)と、基板温度制御システム80とを含む。
代替的に又は付加的に、コントローラ82は、1つ以上の追加のコントローラ/コンピュータ(図示せず)と連結されており、この追加のコントローラ/コンピュータからセットアップ及び/又は構成情報を取得することができる。コントローラ82は、任意の数の処理要素72,74,76,78,80を構成するために使用することができ、それらからデータを収集し、提供し、処理し、格納し、及び/又は表示することができる。コントローラ82は、1つ以上の処理要素72,74,76,78,80を制御するための多数のアプリケーションを含むことができ、必要に応じて、1つ以上の処理要素72,74,76,78,80をユーザが監視し及び/又は制御するために使い易いインタフェースを提供するグラフィカルユーザインタフェース(GUI」、図示せず)を含むことができる。
プロセスチャンバ86はさらに、真空ポンプシステム92及びバルブ94を含む圧力制御システム96にダクト90を介して結合され、圧力制御システム96は、第1スペーサ層29(図2D)を形成するのに適した圧力であり、第1及び第2プロセス材料の使用に適した圧力にプロセスチャンバ86を制御して排気する。圧力制御システム96は、約5000リットル/秒(又はそれ以上)までの排気速度が可能なターボ分子真空ポンプ(TMP)又はクライオジェニックポンプを含み、バルブ94は、チャンバ圧力を絞るためのゲートバルブを含む。さらに、チャンバプロセスを監視するための装置(図示せず)をプロセスチャンバ86に結合してもよく、例えば、MKS Instruments,Inc.(Andover、MA)から市販されている型番628B Baratron絶対容量マノメータを含むことができる。圧力制御システム96は、例えば、ALDプロセス中にプロセスチャンバ圧力を約0.1トール〜約100トールの間で制御するように構成することができる。
第1及び第2材料供給システム72、74、パージガス供給システム76、及び、1つ又は複数の補助ガス供給システム78のそれぞれは、1つ又は複数の圧力制御デバイス、1つ又は複数の流量制御デバイス、1つ以上のバルブ、及び/又は1つ以上の流量センサを含むことができる。流量制御装置は、空気圧駆動弁、電気機械(ソレノイド)弁、及び/又は、高速パルスガス噴射弁を含むことができる。本発明の実施形態によれば、ガスは、連続して交互にプロセスチャンバ86にパルスされてもよく、各ガスパルスの長さは、例えば、約0.1秒〜約100秒の間であってもよい。あるいは、各ガスパルスの長さは、約1秒〜約10秒の間であってもよい。例えば、酸素及び窒素含有ガスのガスパルス長は、約0.3秒〜約3秒、例えば約1秒であってもよい。例えば、パージガスパルスは、約1秒〜約20秒、例えば約3秒であってもよい。例示的なパルスガス注入システムは、米国特許出願公開第2004/0123803号に詳細に記載されている。
さらに図7を参照すると、コントローラ82は、ALDシステム70への入力を通信しアクティベートし、ALDシステム70からの出力を監視するために、十分な制御電圧を生成することができるマイクロプロセッサ、メモリ、及びデジタルI/Oポートを含むことができる。コントローラ82は、プロセスチャンバ86、基板ホルダ88、上部アセンブリ84、処理要素72,74,76,78、基板温度制御システム80、及び圧力制御システム96に接続され、これらと情報を交換することができる。例えば、コントローラ82のメモリに格納されたプログラムは、堆積プロセスを実行するためにプロセスレシピに従ってALDシステム70の上記構成要素への入力をアクティブにするために利用され得る。コントローラ82の一例は、Dell Corp.(Austin,Texas)から市販されているDELL PRECISION WORKSTATION 610TMである。
しかしながら、コントローラ82は、プロセッサが、メモリに含まれる1つ以上の命令の1つ以上のシーケンスを実行することに応答して、本発明の、マイクロプロセッサに基づくプロセスステップの一部または全部を実行する汎用目的のコンピュータとして実装されていてもよい。そのような命令は、ハードディスク又は取り外し可能なメディアドライブのような別のコンピュータ可読媒体からコントローラメモリに読み込まれてもよい。主メモリに含まれる一連の命令を実行するために、コントローラマイクロプロセッサとしてマルチプロセッシング構成の1つ又は複数のプロセッサを使用することもできる。代替的な実施形態では、ハードウェア回路をソフトウェア命令の代わりに、又はソフトウェア命令と組み合わせて使用することができる。したがって、実施形態は、ハードウェア回路及びソフトウェアの特定の組み合わせに限定されない。
コントローラ82は、本発明の教示に従ってプログラムされた命令を保持するための、本発明を実施するために必要なデータ構造、テーブル、レコード又は他のデータを格納するための、コントローラメモリのような、少なくとも1つのコンピュータ可読媒体又はメモリを含む。コンピュータ可読媒体は、ハードディスク、フロッピーディスク、テープ、光磁気ディスク、PROM(EPROM、EEPROM、フラッシュEPROM)、DRAM、SRAM、SDRAM、又は任意の他の磁気媒体、コンパクトディスク(例えば、CD−ROM)又は任意の他の光学媒体、パンチカード、紙テープ、又は穴のパターンを有する他の物理媒体、搬送波(以下に説明する)、又はコンピュータが読み取ることができる任意の他の媒体を含むことができる。
コンピュータ可読媒体のいずれか1つ又は組み合わせに格納されているのは、コントローラ82を制御する、装置若しくは本発明を実施するための装置を駆動する、及び/又は、コントローラ82が人間のユーザとの相互に作用できるようにするソフトウェアである。そのようなソフトウェアには、デバイスドライバ、オペレーティングシステム、開発ツール、及び、アプリケーションソフトウェアが含まれるが、これらに限定されるものではない。そのようなコンピュータ可読媒体は、本発明の実施において実行される処理の全部又は一部(処理が分散されている場合)を実行するための本発明のコンピュータプログラム製品をさらに含む。
コンピュータコードデバイスは、スクリプト、解釈可能プログラム、ダイナミックリンクライブラリ(DLL)、Java(登録商標)クラス、及び、完全な実行可能プログラムを含むが、これらに限定されない任意の解釈可能又は実行可能コード機構であってもよい。さらに、本発明の処理の一部は、より良い性能、信頼性、及び/又はコストのために分散されてもよい。
本明細書で使用される「コンピュータ可読媒体」という用語は、実行のためにコントローラ82のプロセッサに命令を提供することに関与する任意の媒体を指す。したがって、コンピュータ可読媒体は、不揮発性媒体、揮発性媒体、及び伝送媒体を含むが、これに限定されない多くの形態を取ることができる。不揮発性媒体は、例えば、ハードディスク又は取り外し可能媒体ドライブなどの、光学ディスク、磁気ディスク、及び、光磁気ディスクを含む。揮発性媒体には、メインメモリなどのダイナミックメモリが含まれる。さらに、様々な形態のコンピュータ可読媒体が、実行のためにコントローラ82のプロセッサに1つ以上の命令の1つ以上のシーケンスを実行することに関与してもよい。例えば、命令は、初期に遠隔のコンピュータの磁気ディスク上に担持されてもよい。リモートコンピュータは、本発明の全部又は一部を実行する命令をリモートでダイナミックメモリにロードし、ネットワークを介してコントローラ82に命令を送ることができる。
コントローラ82は、ALDシステム70に対して局所的に配置されてもよく、ALDシステム70に対して遠隔に配置されてもよい。例えば、コントローラ82は、ALDシステム70と、直接接続、イントラネット、インターネット、及び、無線接続の少なくとも1つを用いて、データを交換する。コントローラ82は、例えば、顧客サイト(すなわち、デバイスメーカーなど)のイントラネットに結合されてもよく、又は、例えばベンダサイト(すなわち、機器製造業者)のイントラネットに結合されてもよい)。さらに、例えば、コントローラ82は、インターネットに接続されてもよい。さらに、別のコンピュータ(コントローラ、サーバなど)は、例えば、コントローラ82にアクセスして、直接接続、イントラネット、及びインターネットのうちの少なくとも1つを介してデータを交換することができる。また、当業者には理解されるように、コントローラ82は、無線接続を介してALDシステム70とデータを交換することができる。
再び図2Dに戻ると、第1スペーサ層29、特に金属含有スペーサ層の堆積は、第1スペーサ層材料の異なる成分(ここでは例えば金属及び酸素)の堆積のために、連続した交互のパルスシーケンスによって進行する。ALDプロセスは、典型的には、ガスパルス毎に成分の単分子層未満を堆積させるので、膜の異なる成分の別々の堆積シーケンスを使用して均質材料を形成することが可能である。各ガスパルスは、未反応ガス又は副産物をプロセスチャンバ86から除去するためのそれぞれのパージ又は排気ステップを含むことができる。本発明の他の実施形態によれば、パージステップ又は排気ステップの1つ又は複数を省略することができる。
したがって、一例示的実施形態として、処理された犠牲膜19を有する基板15は、ALDシステム70のプロセスチャンバ86内で堆積され、金属含有ガスパルス及び酸素含有ガスパルスに順次曝露される。酸素含有ガスパルスは、O、HO、H、オゾン、(PEALDシステム用のような)プラズマ励起酸素、又はそれらの組み合わせ、及び、場合によりアルゴン(Ar)などの不活性ガスを含むことができる。
金属は、犠牲膜19の表面上で反応して、厚い単層の厚さよりも小さい化学吸着層を形成することができる。次いで、酸素含有ガスのガスパルスからの酸素は、化学吸着された表面層と反応することができる。この一連のガスの曝露、すなわち2回の露光を複数回交互に繰り返すことにより、所望の厚さに達するまで、1サイクルあたり約1オングストローム(10〜10m)の層毎の成長を達成することが可能である。
図2Dをさらに参照し、ここでは図2Eも参照し、第1スペーサ層の堆積が完了した後、20において、部分スペーサエッチングプロセスを用いて、堆積された第1スペーサ層29の1つ以上の水平面を除去することができる。より具体的には、図2Eに示すように、薄膜17の犠牲膜19及び水平面25を残しつつ、犠牲膜19の水平面上及び薄膜17の水平面25上に堆積された第1スペーサ層材料がエッチングプロセスなどによって除去される。除去プロセスは、乾式プラズマエッチング、乾式ノンプラズマエッチング、又はそれらの組み合わせを含み得る。より具体的には、第1スペーサ層29は、フルオロカーボン化学物質又はフルオロ炭化水素化学物質又はその両方を用いてエッチングすることができる。あるいは、犠牲膜19の水平面27上に堆積された第1スペーサ層材料のみが、平坦化技術によって除去されてもよい。第1スペーサ層29の垂直部分は、約1〜約100の範囲のアスペクト比を有することができる。アスペクト比は、使用される材料及び製造されるべきデバイスのタイプに依存し得る。
図2Fに示されるように、22では、第2スペーサ層31は、第1スペーサ層29の選択的に堆積される。いくつかの実施形態によれば、第1スペーサ層29は、第1スペーサ層29上への第2スペーサ層の選択的堆積を触媒する金属含有層を含む。一実施形態によれば、第二スペーサ層31は、SiO層を含むことができ、第1スペーサ層はAl又は吸収されたAl含有前駆体(例えば、AlMe)を含むことができる。一実施例では、SiO2層はシラノールガス曝露を用いて堆積されうる。いくつかの実施例では、シラノールガスは、トリス(tert−ペントキシ)シラノール、トリス(tert−ブトキシ)シラノール、又は、ビス(tert−ブトキシ)(イソプロポキシ)シラノールを含有してもよい。
第2スペーサ層31の堆積は、第1スペーサ層29の堆積のために上述したように実施することができる。より具体的には、順次及び交互のパルスシーケンスは、第2スペーサ層の異なる成分(ここでは例えば、ケイ素及び酸素)を堆積するために用いられることができる。所望の厚さに達するまで、順次及び交互の堆積を継続する。本発明の実施形態によれば、第1スペーサ層29上への第2スペーサ層31の選択的な堆積のために、第1スペーサ層29について上述した部分的なスペーサエッチングプロセスは必要とされない。すなわち、第2スペーサ層材料は、犠牲膜19の水平面27上に堆積されず、薄膜17の水平面25上に堆積されない。これは、デバイス11を処理するために必要なプロセスステップの数を有利に減少させる。第2スペーサ層31の水平方向の厚さは、1nm〜10nmの間、2nm〜5nmの間、2nm〜7nmの間、又は5nm〜10nmの間であり得る。一実施形態では、第2スペーサ層31の水平方向の厚さは、約3nmであってもよい。
SiOの堆積実験は、トリス(tert−ペントキシ)シラノールを用いて行った。例示的な堆積条件は、150℃の基板温度、60秒のシラノールパルス持続時間、及び30秒のパージガスパルス持続時間を含んでいた。得られたSiO膜は、熱酸化物、石英ガラス及びTEOS CVDに近い屈折率を有する良好な品質であった。 吸着したAlMe前駆体を有する基板上及びAl層上に選択的SiOの堆積が観察された。これは、シラノール前駆体を用いたSiO堆積に対するアルミニウムの触媒作用を実証する。この触媒作用は、SiO膜が約3nmの厚さになるまで観察され、その後、SiO堆積は停止された。シラノール曝露を用いた約3nmの付加的なSiO膜の堆積は、堆積したSiO膜上でAlMe前駆体を吸収することによって、又は、薄いAl層を堆積させることによって、達成することができる。これらの交互のステップは、厚いSiO膜を堆積するための必要に応じて繰り返すことができる。
ここで図2Gを参照すると、24において、第1スペーサ層29及び第2スペーサ層31を含むパターンを形成するために犠牲膜19は除去される。犠牲膜19は、スペーサ層材料によって覆われず、例えば、エッチングプロセスによって除去されうる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。乾式エッチングプロセスは、乾式プラズマエッチングプロセス、乾式ノンプラズマエッチングプロセス、又はそれらの組み合わせを含み得る。例えば、フルオロカーボン化学物質又はハロゲン含有化学物質は、残りの犠牲膜材料をエッチングするために用いられることができる。さらに、例えば、Cベースのプロセス化学物質、又は、Cベースのプロセス化学物質、又はその両方を使用することができる。さらに付加的に、例えば、CH及びCHFは、残りの犠牲膜材料をエッチングするために用いられることができる。さらに、残りの犠牲膜材料をエッチングするためにSFベースの化学物質を用いることができる。
26において、方法10は、デバイス11から第1スペーサ層29を選択的に除去することを可能にする。本発明のこの実施形態は、図3A〜3Dに示されている。
26において第1スペーサ層29が除去されない場合、図2Gのパターン構造は、28でデバイス11をさらに処理するために使用されてもよい。本発明の例示的実施形態において、図2Hに示されるように、第1及び第2スペーサ層29,31の垂直部分は、下地層の少なくとも一部に画像パターンを転写するためのマスクとして使用することができる。特に、薄膜17及び必要に応じて基板14をエッチングすることができる。これを図2Hに模式的に示す。その後、付加的又は代替的なプロセスが続いてもよい。
図3A〜3Dは、図1の別の方法の実施形態による基板上の薄膜をパターニングする方法を模式的に示す。図2Gのデバイス11は、図3Aのデバイス13として再現される。ステップ12〜24は、図1及び図2A〜2Gを参照して上述されている。
ここで、図3A〜図3Cを参照すると、26において、第1スペーサ層29が除去される。この方法は、第1スペーサ層29を露出させるために第1スペーサ層29の上面上の第2スペーサ層31の水平部分を除去し、その後薄膜17から第1スペーサ層29を除去することを含む。第2スペーサ層31の上部は、例えば、乾式プラズマエッチングプロセスを用いて除去することができる。例えば、フルオロ炭素化学物質又はハロゲン含有化学物質を使用することができる。さらに、例えば、Cベースのプロセス化学物質又はCベースのプロセス化学物質又はその両方を使用することができる。
その後、エッチングステップによって第1スペーサ層29を除去することができる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。図3Cに示す残りの第2スペーサ層31は、デバイス13をさらに処理するために使用されてもよい。本発明の一実施形態において、図3Dに示すように、画像パターンを下地層の少なくとも一部に転写するために、第2スペーサ層31の垂直部分をマスクとして用いることができる。特に、薄膜17及び必要に応じて基板15をエッチングすることができる。その後、付加的又は代替的なプロセスが続いてもよい。
図4は、本発明の実施形態によって、基板上の薄膜をパターニングする方法を示すフローチャートであり、図5A〜5Dは、図4の方法の一実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。
次に、図1及び図5A〜図5Dを参照すると、デバイス23を製造するための基板上に形成された薄膜の構造をパターニングする方法30が示されている。図2Eのデバイス23は、図5Aにデバイス23として再現されている。方法30のステップ12〜20は、図1及び図2A〜2Eを参照して上述されている。
方法30はさらに、32において、第1スペーサ層29を含むパターンを形成するために、犠牲膜19を除去するステップを含む。犠牲膜19は、スペーサ層材料によって覆われず、例えば、エッチングプロセスによって取り除かれることができる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。乾式エッチングプロセスは、乾式プラズマエッチングプロセス、乾式ノンプラズマエッチングプロセス、又はそれらの組み合わせを含み得る。例えば、フルオロカーボン化学物質又はハロゲン含有化学物質を用いて、残りの犠牲膜材料をエッチングすることができる。さらに、例えば、Cベースのプロセス化学物質、又はCベースのプロセス化学物質、又はその両方を使用することができる。さらに、残りの犠牲膜材料をエッチングするために、例えば、CH及びCHFを用いることができる。さらに、残りの犠牲膜材料をエッチングするためにSFベースの化学物質を使用することができる。
図5Cに示すように、34において、第2スペーサ層33が、第1スペーサ層29上に選択的に堆積される。一実施形態によれば、第2スペーサ層33はSiO層を含むことができる。一実施例では、シラノール気相曝露を用いてSiO層を堆積させることができる。第2スペーサ層33の堆積は、第2スペーサ層31の堆積について上述したような方法で実行することができる。より具体的には、順次の及び交互のパルスシーケンスが、第2スペーサ層材料の異なる成分(ここでは例えばケイ素と酸素)を堆積させるために、用いられる。所望の厚さに達するまで、順次の交互堆積を継続する。本発明の実施形態によれば、第1スペーサ層29上への第2スペーサ層33の選択的堆積のために、第1スペーサ層29について上述した部分的なスペーサエッチングプロセスは必要とされない。すなわち、第2スペーサ層材料は、薄膜17の水平面25上に堆積されない。第2スペーサ層33の水平厚みは、1nm〜10nmの間、2nm〜5nmの間、2nm〜7nmの間、5nm〜10nmの間でありうる。一実施形態では、第2スペーサ層33の水平方向の厚さは、約3nmであってもよい。
36において、第1スペーサ層29は任意に除去されてもよい。本発明のこの実施形態は、図6A〜図6Dに示される。第1スペーサ層29の除去を行わない場合には、図5Cのパターン構造は、デバイス23をさらに処理するために使用されてもよい。図5Dに示すように、本発明の一実施形態では、第1及び第2スペーサ層29,33の垂直部分は、下地層の少なくとも一部に画像パターンを転写するためのマスクとして使用することができる。特に、薄膜17及び必要に応じて基板15をエッチングすることができる。その後、付加的又は代替的なプロセスが続いてもよい。
図6A〜図6Dは、図4と別の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。図5Cのデバイス23は、図6のデバイス35として再現されている。ステップ12〜20及び32〜34は、図1及び図2A〜図2E及び図5A〜図5Cを参照して上述されている。
ここで、図6A〜図6Cを参照すると、36において、第1スペーサ層29が除去される。この方法は、第1スペーサ層29を露出させるために、第1スペーサ層29の上面上の第2スペーサ層33の水平部分を除去し、その後、薄膜17から第1スペーサ層29を除去することを含む。第1スペーサ層29は、エッチングプロセスによって除去されうる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。
図6Cに示すように、残された第2スペーサ層33は、デバイス35をさらに処理するために使用されてもよい。本発明の例示的実施形態では、図6Dに示すように、下地層の少なくとも一部に画像イメージを転送するために、第2スペーサ層33の垂直部分をマスクとして使用することができる。特に、薄膜17及び必要に応じて基板15をエッチングすることができる。その後、付加的又は代替的なプロセスが続いてもよい。
本発明は、その1つ又は複数の実施形態の説明によって例示されており、実施形態は詳細に記載されているが、添付の特許請求の範囲をそのような実施形態に限定することを意図するものではない。さらなる利点及び変更は、当業者には容易に明らかであろう。したがって、より広い態様における本発明は、示され説明された特定の詳細、代表的な装置及び方法、及び例示的な実施例に限定されない。したがって、全般的な発明概念の範囲から逸脱することなく、そのような詳細から発展することができる。

Claims (20)

  1. 基板の処理方法であって、
    基板上に犠牲膜を形成するステップと、
    前記犠牲膜にパターンを形成するステップと、
    前記のパターン化された犠牲膜の上に第1スペーサ層をコンフォーマルに堆積させるステップと、
    前記第1スペーサ層の垂直部分を実質的に残しながら、前記第1スペーサ層の水平部分を除去するステップと、
    前記第1スペーサ層の上に第2スペーサ層を選択的に堆積させるステップと、
    を含む方法。
  2. 前記第2スペーサ層を選択的に堆積した後に前記犠牲膜を除去し、それによって第1及び第2スペーサ層を含むパターンを形成するステップを、さらに含む、請求項1記載の方法。
  3. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第1スペーサ層及び第2スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップを、
    含む、請求項2記載の方法。
  4. 前記第2スペーサ層を選択的に堆積した後に前記犠牲膜を除去するステップと、
    第1スペーサ層を除去することによって、第2スペーサ層を含むパターンを形成するステップと、
    をさらに含む請求項1記載の方法。
  5. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第2スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップを、
    含む、請求項4記載の方法。
  6. 前記第1スペーサ層を除去するステップは、
    前記第1スペーサ層を露出させるために、前記第1スペーサ層の上表面上の前記第2スペーサ層の水平部分を除去するステップと、
    前記の露出した第1スペーサ層を除去するステップと、
    を含む、請求項4記載の方法。
  7. 前記第2スペーサ層を選択的に堆積する前に前記犠牲膜を除去するステップと、
    前記第1スペーサ層を除去することによって、前記第2スペーサ層を含むパターンを形成するステップと、
    をさらに含む、請求項1記載の方法。
  8. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第2スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップをさらに含む、請求項7記載の方法。
  9. 前記第1スペーサ層を除去する段階は、
    前記第1スペーサ層を露出させるために、前記第1スペーサ層の上表面上の前記第2スペーサ層の水平部分を除去するステップと、
    前記の露出した第1スペーサ層を除去するステップと、
    を含む、請求項7記載の方法。
  10. 前記第2スペーサ層を選択的に堆積する前に前記犠牲膜を除去するステップを、さらに含む、請求項1記載の方法。
  11. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第1スペーサ層及び第2スペーサ層の垂直位置を、前記薄膜をエッチングするためのマスクとして使用するステップを含む、請求項10記載の方法。
  12. 前記犠牲膜にパターンを形成するステップは、
    フォトレジスト層を堆積し、イメージングし、現像するステップと、
    前記のイメージングされたフォトレジスト層に従って前記犠牲膜をエッチングするステップと、
    前記フォトレジスト層を除去するステップとを含む、
    請求項1記載の方法。
  13. 前記第1スペーサ層をコンフォーマルに堆積させるステップは、気相堆積を含む、請求項1に記載の方法。
  14. 前記第1スペーサ層は、前記第1スペーサ層の上に前記第2スペーサ層の選択的堆積を触媒する金属含有層を含む、請求項1に記載の方法。
  15. 前記金属含有層がアルミニウム又はチタンを含む、請求項14に記載の方法。
  16. 前記金属含有層が、Al、Al、AlN、AlON、Al含有前駆体、Ti、TiO、TiON、TiN、Ti含有前駆体及びそれらの組み合わせからなる群から選択される、請求項15に記載の方法。
  17. 前記第2スペーサ層がSiO層を含む、請求項1に記載の方法。
  18. 前記SiO層が、シラノール気相曝露を使用して堆積される、請求項17に記載の方法。
  19. 前記第1スペーサ層の少なくとも1つの水平部分を除去するステップは、前記犠牲膜の上表面上の水平部分を除去するステップを含む、請求項1に記載の方法。
  20. 前記第2スペーサ層を堆積するステップは、
    アルミニウム又はチタンとSiO層とを含む金属含有層を交互に堆積するステップを含む、
    請求項1記載の方法。
JP2017079211A 2016-04-12 2017-04-12 自己整列スペーサ形成 Active JP6545219B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662321426P 2016-04-12 2016-04-12
US62/321,426 2016-04-12

Publications (2)

Publication Number Publication Date
JP2017191938A true JP2017191938A (ja) 2017-10-19
JP6545219B2 JP6545219B2 (ja) 2019-07-17

Family

ID=59998314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017079211A Active JP6545219B2 (ja) 2016-04-12 2017-04-12 自己整列スペーサ形成

Country Status (3)

Country Link
US (1) US10483109B2 (ja)
JP (1) JP6545219B2 (ja)
KR (1) KR102022158B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021512504A (ja) * 2018-01-26 2021-05-13 ラム リサーチ コーポレーションLam Research Corporation マルチプルパターンニング処理での原子層堆積を使用するスペーサプロファイル制御
JP2021536680A (ja) * 2018-09-07 2021-12-27 ケーエルエー コーポレイション 制御された寸法を有する半導体ウェハフィーチャを製作するためのシステムおよび方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630085B1 (ko) * 2018-05-30 2024-01-25 한양대학교 산학협력단 초미세 패턴 및 그 제조 방법
US10615037B2 (en) 2018-08-17 2020-04-07 International Business Machines Corporation Tone reversal during EUV pattern transfer using surface active layer assisted selective deposition
KR102516879B1 (ko) * 2018-08-17 2023-03-31 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법
US10811310B2 (en) 2018-10-31 2020-10-20 International Business Machines Corporation Metal spacer self aligned double patterning with airgap integration
KR20200050708A (ko) * 2018-11-02 2020-05-12 삼성전자주식회사 반도체 소자 및 그의 제조방법
US20200203143A1 (en) * 2018-12-19 2020-06-25 Nanya Technology Corporation Method for preparing multilayer structure
KR102674132B1 (ko) 2018-12-21 2024-06-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20200199744A1 (en) * 2018-12-24 2020-06-25 Nanya Technology Corporation Method for preparing multilayer structure
JP2020177958A (ja) * 2019-04-15 2020-10-29 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11133195B2 (en) 2019-04-30 2021-09-28 International Business Machines Corporation Inverse tone pillar printing method using polymer brush grafts
CN112864094A (zh) * 2019-11-26 2021-05-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425537A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Fine pattern forming method
JP2003324066A (ja) * 2002-04-29 2003-11-14 Hewlett Packard Co <Hp> 高密度なサブリソグラフィ構造をつくる方法
US20090004867A1 (en) * 2007-06-29 2009-01-01 Hynix Semiconductor Inc. Method of Fabricating Pattern in Semiconductor Device Using Spacer
JP2009094279A (ja) * 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
US20130084688A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Multi-layer pattern for alternate ald processes
JP2015156414A (ja) * 2014-02-20 2015-08-27 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
US20150340240A1 (en) * 2013-12-04 2015-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Double Spacer Patterning Process

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4449516B2 (ja) * 2004-03-19 2010-04-14 富士ゼロックス株式会社 カラー画像形成用現像剤、画像形成方法および画像形成装置
KR100675897B1 (ko) * 2005-09-30 2007-02-02 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US9165765B1 (en) * 2014-09-09 2015-10-20 Tokyo Electron Limited Method for patterning differing critical dimensions at sub-resolution scales

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425537A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Fine pattern forming method
JP2003324066A (ja) * 2002-04-29 2003-11-14 Hewlett Packard Co <Hp> 高密度なサブリソグラフィ構造をつくる方法
US20090004867A1 (en) * 2007-06-29 2009-01-01 Hynix Semiconductor Inc. Method of Fabricating Pattern in Semiconductor Device Using Spacer
JP2009094279A (ja) * 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
US20130084688A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Multi-layer pattern for alternate ald processes
US20150340240A1 (en) * 2013-12-04 2015-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Double Spacer Patterning Process
JP2015156414A (ja) * 2014-02-20 2015-08-27 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021512504A (ja) * 2018-01-26 2021-05-13 ラム リサーチ コーポレーションLam Research Corporation マルチプルパターンニング処理での原子層堆積を使用するスペーサプロファイル制御
JP7334185B2 (ja) 2018-01-26 2023-08-28 ラム リサーチ コーポレーション マルチプルパターンニング処理での原子層堆積を使用するスペーサプロファイル制御
JP2021536680A (ja) * 2018-09-07 2021-12-27 ケーエルエー コーポレイション 制御された寸法を有する半導体ウェハフィーチャを製作するためのシステムおよび方法
JP7232901B2 (ja) 2018-09-07 2023-03-03 ケーエルエー コーポレイション 半導体ウェハフィーチャを製作するための方法

Also Published As

Publication number Publication date
US20170294310A1 (en) 2017-10-12
KR102022158B1 (ko) 2019-09-17
KR20170116991A (ko) 2017-10-20
US10483109B2 (en) 2019-11-19
JP6545219B2 (ja) 2019-07-17

Similar Documents

Publication Publication Date Title
JP6545219B2 (ja) 自己整列スペーサ形成
US8809169B2 (en) Multi-layer pattern for alternate ALD processes
JP6427218B2 (ja) 微細凹状フィーチャのSiO2充填及び触媒表面上への選択的SiO2堆積のための方法
TWI746728B (zh) 半導體處理裝置
TWI752136B (zh) 在基板上形成結構之方法
US11404272B2 (en) Film deposition apparatus for fine pattern forming
US20090311634A1 (en) Method of double patterning using sacrificial structure
JP2018011057A (ja) 周期的処理を使用した選択的膜堆積のための方法及び装置
US7432191B1 (en) Method of forming a dual damascene structure utilizing a developable anti-reflective coating
JP7557569B2 (ja) 照射フォトレジストパターニングのための統合乾式プロセス
JP2015111668A (ja) 先進のパターニングのためのソフトランディング・ナノラミネート
TWI849083B (zh) 基板處理方法與設備
TWI803636B (zh) 用於蝕刻期間之低介電常數溝槽保護的原子層沉積
TW202422221A (zh) 用於euv圖案化的金屬氧化物阻劑及其顯影方法
TW202338499A (zh) Euv微影術用之euv活性膜
US20240053684A1 (en) Cyclic Method for Reactive Development of Photoresists
JP5236716B2 (ja) マスクパターンの形成方法、微細パターンの形成方法及び成膜装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180327

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190618

R150 Certificate of patent or registration of utility model

Ref document number: 6545219

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250