JP6545219B2 - 自己整列スペーサ形成 - Google Patents

自己整列スペーサ形成 Download PDF

Info

Publication number
JP6545219B2
JP6545219B2 JP2017079211A JP2017079211A JP6545219B2 JP 6545219 B2 JP6545219 B2 JP 6545219B2 JP 2017079211 A JP2017079211 A JP 2017079211A JP 2017079211 A JP2017079211 A JP 2017079211A JP 6545219 B2 JP6545219 B2 JP 6545219B2
Authority
JP
Japan
Prior art keywords
spacer layer
layer
sacrificial film
spacer
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017079211A
Other languages
English (en)
Other versions
JP2017191938A (ja
Inventor
エヌ．タピリー カンダバラ
エヌ．タピリー カンダバラ
ロバート　ディー．クラーク
ディー．クラーク ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2017191938A publication Critical patent/JP2017191938A/ja
Application granted granted Critical
Publication of JP6545219B2 publication Critical patent/JP6545219B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/168—Finishing the coated layer, e.g. drying, baking, soaking
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/30—Imagewise removal using liquid means
    • G03F7/32—Liquid compositions therefor, e.g. developers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/38—Treatment before imagewise removal, e.g. prebaking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Formation Of Insulating Films (AREA)

Description

本願は、２０１６年４月１２日出願の米国仮特許出願第６２／３２１，４２６号に関連するものであり、その優先権を主張し、その全内容は参照により本明細書に組み込まれる。
本発明は、基板上の薄膜をパターニングする方法に関し、より詳細には、犠牲膜及びコンフォーマル堆積を用いた基板上の薄膜をパターニングするための方法に関する。
材料処理方法では、パターンエッチングは、フォトレジストのような感光性材料の薄層を基板の上面に塗布することを含み、その後パターニングされ、エッチングの間に下地薄膜にこのパターンを転写するためのマスクを提供する。この感光性材料のパターニングは、一般に、例えば、フォトリソグラフィ感受性システムのレチクル（及び関連する光学系）を介して感光性材料を放射源に曝露するステップ、及び、感光性材料の放射された領域（ポジティブフォトレジストの場合）又は非放射領域（ネガティブフォトレジストの場合）を、現像溶剤を使用して除去するステップを含む。さらに、このマスク層は複数のサブ層を含むことができる。フォトリソグラフィ方法は、フォトレジストと反応させるために使用される光又は電磁放射の波長と、光の波長を調節するために必要な対応する光学系によって、寸法的に制限される。
より最近では、ダブルパターニング技術が、より小さいフィーチャを製造する必要性の増大に対応するために使用されている。ダブルパターニングには、（１）側壁又はスペーサプロセス及び（２）ダブルリソグラフィプロセスの２つの主要な方法がある。スペーサプロセスでは、薄膜中に最終パターンを生成するための最終マスクとしてスペーサが使用される。スペーサは、多層マスク内に生成され、マスク層は、上述したフォトレジストなどの感光材料を含むことができる。
しかしながら、従来の方法では、所望の高プロファイルのフィーチャが得られていない。したがって、基板上に超薄型隆起フィーチャ及び／又は基板内に形成される超薄型フィーチャを形成するための新しい方法が必要とされている。
本発明は、基板上の超薄型フィーチャ及び／又は基板内に形成される超薄型フィーチャを形成する方法を提供する。この方法は、ハードマスクフィーチャ及びフィーチャ間のスペーシングのために従来のフォトリソグラフィ技術よりも小さいフィーチャの画定を提供する。両方の寸法がそれぞれのスペーサの厚さによって画定されるからである。これに関して、本発明の一実施形態によれば、基板をパターニングする方法は、基板上に犠牲膜を形成するステップと、その中にパターンを生成するステップを含む。
本発明の一実施形態によれば、基板処理方法は、基板上に犠牲膜を形成するステップと、犠牲膜にパターンを形成するステップと、パターン化された犠牲膜の上に第１スペーサ層をコンフォーマルに堆積させるステップと、第１スペーサ層の垂直部分を実質的に残しながら、第１スペーサ層の水平部分を除去するステップと、第１スペーサ層の上に第２スペーサ層を選択的に堆積させるステップとを含む。
本発明の別の実施形態によれば、基板処理方法は、第２スペーサ層を選択的に堆積した後に犠牲膜を除去するステップと、それによって第１及び第２スペーサ層を含むパターンを形成するステップとをさらに含む。
本発明のさらに別の実施形態によれば、基板処理方法は、第２スペーサ層を選択的に堆積した後に犠牲膜を除去するステップと、第１スペーサ層を除去することによって第２スペーサ層を含むパターンを形成するステップとをさらに含む。
本発明のさらに別の実施形態によれば、基板処理方法は、第２スペーサを選択的に堆積させる前に犠牲膜を除去するステップをさらに含む。
本発明の別の実施形態によれば、基板処理方法は、第２スペーサ層を選択的に堆積する前に犠牲膜を除去するステップと、第１スペーサ層を除去することによって第２スペーサ層を含むパターンを形成するステップとを含む。
本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、本発明の実施形態を示し、本発明の上述の一般的な説明及び後述の詳細な説明と共に、本発明を説明する役割を果たす。
本発明の実施形態による、基板上の薄膜をパターニングする方法を示すフローチャートである。 図２Ａ〜２Ｈは、図１の方法の一実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 図３Ａ〜３Ｄは、図１の方法の別の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 本発明の一実施形態による基板上の薄膜をパターニングする方法を示すフローチャートである。 図５Ａ〜５Ｄは、図４の方法の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 図６Ａ〜６Ｄは、図４の方法の別の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。 本発明の１つ以上の実施形態で使用するための原子層堆積システムの概略を示す図である。
複数の実施形態の詳細な説明
ここで図面、特に図１及び図２Ａを参照して、デバイス１１を製造するための基板上に形成された薄膜の構造をパターニングする方法１０が説明される。すなわち、１２において、膜積層体４３を含むリソグラフィー構造が基板１５上に形成される。膜積層体４３は、基板１５上に形成された薄膜１７と、薄膜１７上に形成された犠牲膜１９と、犠牲膜１９上に形成されたフォトレジスト層２１とを備えている。
薄膜１７は、導電層、非導電層、又は半導電層を含むことができる。例えば、薄膜１７は、ポリシリコン、二酸化ケイ素、窒化ケイ素、炭化ケイ素、又は、酸窒化ケイ素などのケイ素含有材料を含む少なくとも１つの材料層を含むことができる。薄膜１７は、約４（例えば、熱二酸化ケイ素の誘電率は約３．８〜約３．９の範囲にある）であるＳｉＯ２の誘電率よりも小さい公称誘電率値を有する低誘電率（すなわち、低比誘電率）又は超低誘電率（すなわち、超低比誘電率）の誘電体層を含む。より具体的には、薄膜１７は、約１．６〜約３．７の範囲の誘電率を有することができる。
これらの誘電体層は、有機、無機又は無機−有機ハイブリッド材料の少なくとも１つを含むことができる。さらに、これらの誘電体層は、多孔質又は非多孔質であってもよい。例えば、これらの誘電体層は、化学気相成長（ＣＶＤ）技術を使用して堆積された炭素ドープ酸化ケイ素（又はオルガノシロキサン）のような無機シリケート系材料を含むことができる。このようなフィルムの例には、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から市販されているＢＬＡＣＫ ＤＩＡＭＯＮＤ ＣＶＤ有機ケイ酸ガラス（ＯＳＧ）フィルム、又は、Ｎｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ，Ｉｎｃ．（Ｓａｎ Ｊｏｓｅ，ＣＡ）から市販されているＣＯＲＡＬ ＣＶＤフィルムが含まれる。あるいは、これらの誘電体層は、小さい空間（細孔）を形成するための硬化又は堆積プロセス中の薄膜１７の完全な緻密化を阻害するＣＨ３結合を有する酸化ケイ素ベースのマトリックスなどの単相からなる多孔質無機‐有機ハイブリッド膜を含む。さらにあるいは、これらの誘電体層は、例えば、硬化プロセス中に分解されて蒸発する有機材料（例えば、ポロゲン）の細孔を有する炭素ドープ酸化ケイ素ベースのマトリックスのような、少なくとも２つの相からなる多孔質無機‐有機ハイブリッド膜を含むことができる。
さらにあるいは、これらの誘電体層は、スピンオン誘電体（ＳＯＤ）技術を使用して堆積された水素シルセスキオキサン（ＨＳＱ）又はメチルシルセスキオキサン（ＭＳＱ）などの無機シリケート系材料を含むことができる。そのようなフィルムの例には、Ｄｏｗ Ｃｏｒｎｉｎｇ（Ｍｉｄｌａｎｄ，ＭＩ）から市販されているＦＯＸ ＨＳＱ、同じくＤｏｗ Ｃｏｒｎｉｎｇから市販されているＸＬＫ多孔質ＨＳＱ、及び、ＪＳＲ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ（Ｓｕｎｎｙｖａｌｅ，ＣＡ）から市販されているＪＳＲ ＬＫＤ−５１０９が含まれる。さらにあるいは、これらの誘電体層は、ＳＯＤ技術を用いて堆積された有機材料を含むことができる。このようなフィルムの例には、Ｄｏｗ Ｃｈｅｍｉｃａｌから市販されているＳＩＬＫ−１、ＳＩＬＫ−Ｊ、ＳＩＬＫ−Ｈ、ＳＩＬＫ−Ｄ及び多孔質ＳＩＬＫ半導体誘電体樹脂、及び、Ｈｏｎｅｙｗｅｌｌ（Ｍｏｒｒｉｓｔｏｗｎ，ＮＪ）から市販されているＧＸ−３Ｐ及びＧＸ−３Ｐ半導体誘電体樹脂が含まれる。
薄膜１７は、ＣＶＤ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ）、物理蒸着（ＰＶＤ）又はイオン化ＰＶＤ（ｉＰＶＤ）、又は、Ｔｏｋｙｏ Ｅｌｅｃｔｒｏｎ Ｌｉｍｉｔｅｄ（“ＴＥＬ”）（Ｍｉｎａｔｏ−ｋｕ，Ｔｏｋｙｏ）から市販されているＣｌｅａｎ Ｔｒａｃｋ ＡＣＴ８ＳＯＤ（スピンオン誘電体）、ＡＣＴ１２ＳＯＤ、及び、Ｌｉｔｈｉｕｓコーティングシステムのようなスピンオン技術などの蒸着技術を用いて形成されうる。Ｃｌｅａｎ Ｔｒａｃｋ ＡＣＴ ８（２００ｍｍ）、ＡＣＴ１２（３００ｍｍ）、及び、Ｌｉｔｈｉｕｓ（３００ｍｍ）コーティングシステムは、ＳＯＤ材用のコート、ベーク、及び、硬化ツールを提供する。トラッキングシステムは、１００ｍｍ、２００ｍｍ、３００ｍｍ、及びそれ以上の直径を有する基板を含む、様々なサイズの基板を処理するように構成することができる。基板上に薄膜を形成するための他のシステム及び方法は、スピンオン技術及び蒸着技術の両方の当業者に周知である。
薄膜１７上に形成された犠牲膜１９は、反射防止膜（ＡＲＣ）層、例えば下部ＡＲＣ（ＢＡＲＣ）を含むことができ、任意に、ここに具体的に示されていない追加の層を含むことができる。ＡＲＣ層は、反射防止コーティングとしての使用に適した、フォトレジスト除去ステップ中の劣化に耐える反射防止特性を有する。フォトレジストの除去中の劣化に対する耐性は、犠牲構造をそのまま残しながら、標準的なプラズマアッシングプロセスを用いてフォトレジストを選択的に除去することを可能にする。
いくつかの実施形態では、犠牲膜１９は、ケイ素含有ＡＲＣ層を含むことができ、パターニングプロセス、ＡＲＣ層構造上のコンフォーマル堆積、及び、その後の（複数の）除去プロセスに耐えるための適切な機械的特性を提供することによって、薄膜のダブルパターニングを可能にする。犠牲膜１９は、さらに、薄膜１７とＡＲＣ層との間に配置された有機平坦化層（ＯＰＬ）のような平坦化層又はハードマスク層を任意に含むことができる。いくつかの実施形態では、犠牲膜１９は、ポリシリコン、窒化ケイ素、又は酸化ケイ素を含むことができる。
さらに、本発明の別の実施形態によれば、ＡＲＣ層は、エッチングされると、第１スペーサ層の堆積に伴う応力に耐えるのに十分な機械的特性を有する。例えば、上記のケイ素含有ＡＲＣ材料は、一般に、標準有機ＡＲＣ材料よりも強く、フォトレジストとＡＲＣ層との間のより良い選択性を提供することができる。したがって、ケイ素含有ＡＲＣ材料は、剥離／アッシングプラズマ及びスペーサ層の堆積中に誘発される応力に良好に耐えることができ、それにより、より良好なプロファイル制御が可能になる。ＡＲＣ層に使用するのに適した材料としては、例えば、Ｄｏｗ Ｃｏｒｎｉｎｇ、Ｂｒｅｗｅｒ Ｓｃｉｅｎｃｅ，Ｉｎｃ．、ＪＳＲ Ｃｏｒｐ．、Ｒｏｈｍ ａｎｄ Ｈａａｓ、及び、Ｓｈｉｎ Ｅｔｓｕ Ｃｈｅｍｉｃａｌ Ｃｏ．，Ｌｔｄ．から市販されているケイ素含有反射防止コーティングが挙げられる。
代替的に、ケイ素含有ＡＲＣ層ではなく、犠牲膜１９が、１つ以上のケイ素化合物と、アモルファスカーボンなどの反射防止特性を有する１つ以上の材料とを含む多層構成を含むことができる。ケイ素化合物は、複数の犠牲膜に強度及び選択性を加える。
犠牲膜１９は、塗布／現像システムを用いた湿式パターニングプロセスによって塗布され選択的に除去されてもよいが、本発明の実施形態はそれに限定されない。例えば、別の実施形態では、犠牲膜１９は、ドライエッチングツールと組み合わせたコーティング／現像システムを含むドライパターニングプロセスによって塗布され、選択的に除去されてもよい。一実施形態では、犠牲膜１９の厚さは、約５０ナノメートルと約１００ナノメートルの間であり得る。別の実施形態では、犠牲膜１９の厚さは、約２０ナノメートルと約５０ナノメートルの間であり得る。別の実施形態では、犠牲膜１９の厚さは、約１００ナノメートルと約３００ナノメートルの間であってもよい。
さらに図２Ａを参照すると、フォトレジスト層２１は、２４８ｎｍ（ナノメートル）のレジスト、１９３ｎｍのレジスト、１５７ｎｍのレジスト、又はＥＵＶ（極紫外線）レジストを含むことができる。フォトレジスト層２１は、前述のトラックシステムのようなトラックシステムを使用して形成することができる。基板１５上にフォトレジスト層２１を形成するための他のシステム及び方法は、スピンオンレジスト技術の当業者に周知である。フォトレジスト層２１のコーティングは、そのような膜を準備する分野の当業者に知られている、任意の又はあらゆるプロセスを含むことができ、コーティングプロセスの前にクリーニングプロセスを実行すること、コーティングプロセスの後に塗布後ベーク（ＰＡＢ）を行うことを含むプロセスを含むことができるが、これに限定されるものではない。
任意のハードマスク層（図示せず）は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、炭化ケイ素（ＳｉＣｘ）、酸窒化ケイ素（ＳｉＯｘＮｙ）、炭窒化ケイ素（ＳｉＣｘＮｙ）又はアモルファスカーボン、又はそれらの２つ以上の任意の組み合わせを含む。これらの材料は、ＣＶＤプロセスを使用して堆積することができる。
任意の平坦化層（図示せず）は、感光性有機ポリマー又はエッチングタイプの有機化合物からなるＯＰＬを含むことができるが、これに限定されない。例えば、感光性有機ポリマーは、ポリアクリレート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニルエーテル樹脂、ポリフェニレンスルフィド樹脂、又はベンゾシクロブテン（ＢＣＢ）であってもよい。これらの材料は、スピンオン技術を用いて形成することができる。
さらに図１及び図２Ａを参照すると、１４において、通常の当業者に知られている標準フォトリソグラフィ技術を使用して、フォトレジスト層２１に画像パターンが形成される。例えば、フォトレジスト層２１は、任意の適切な従来のステッピングリソグラフィシステム又はスキャニングリソグラフィシステムを使用してパターンの画像を生成するために、乾式又は湿式フォトリソグラフィシステム内のレチクル（図示せず）を介して、電磁放射線に曝露されてもよい。例えば、フォトリソグラフィシステムは、ＡＳＭＬ Ｎｅｔｈｅｒｌａｎｄｓ Ｂ．Ｖ．（Ｖｅｌｄｈｏｖｅｎ、Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ）又はＣａｎｏｎ ＵＳＡ，Ｉｎｃ．、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｑｕｉｐｍｅｎｔ Ｄｉｖｉｓｉｏｎ（Ｓａｎ Ｊｏｓｅ、ＣＡ）から市販されている。次いで、上述のトラックシステムのような現像システム内の現像溶剤を用いてイメージパターンを形成し、イメージングされた（照射された）部分を除去するために、フォトレジスト層２１が現像される。フォトレジスト層２１の現像は、そのような膜を準備する分野の当業者に公知の任意の又は全てのプロセスを含むことができ、現像プロセスの前に露光後ベーク（ＰＥＢ）を行うこと、現像プロセスに続いてハードベークを行うことなどを含むことができるが、これに限定されるものではない。
フォトレジスト層２１が現像された状態で、図１及び２Ｂを参照すると、１６において、フォトレジスト層２１内に現像された画像パターンは、下地の犠牲フィルム１９、この場合はＡＲＣ層に、エッチング又は剥離プロセスを用いて転写される。エッチングプロセスは、当業者に知られているように、湿式又は乾式エッチングプロセスの任意の組み合わせを含むことができる。乾式エッチングプロセスは、乾式プラズマエッチングプロセス又は乾式ノンプラズマエッチングプロセス、又はそれらの組み合わせを含み得る。例えば、フルオロカーボン化学物質又はハロゲン含有化学物質を使用して、犠牲膜１９をエッチングすることができる。さらに、例えば、犠牲膜１９をエッチングするために、ＣｘＦｙベースのプロセス化学物質又はＣｘＦｙＨｚベースのプロセス化学物質又はその両方を使用され得る。より具体的には、一実施形態によれば、ケイ素含有犠牲膜１９をエッチングするためにＣＨ２Ｆ２及びＣＨＦ３を用いることができる。さらに、犠牲膜１９をエッチングするためにＳＦ６ベースの化学物質を使用することができる。
また、図２Ｃに示されるように、１６において、フォトレジスト層２１を犠牲膜１９から除去される。必要に応じて、エッチングプロセスを用いて犠牲膜１９をトリミングすることができる。例えば、プラズマ酸素又はフルオロカーボン化学を使用して、犠牲膜１９を、多層パターンの最終ピッチに相当する幅にトリミングすることができる。
ここで、図１及び図２を参照すると、１８において、第１スペーサ層２９が犠牲膜１９上にコンフォーマルに形成される。第１スペーサ層２９をコンフォーマルに堆積する技術は、単層堆積（ＭＬＤ）方法を含むことができる。ＭＬＤ法は、例えば、化学吸着による反応性前駆体分子の飽和単分子層の形成の原理に基づくＡＬＤ法を含むことができる。ＡＢ膜を形成するための典型的なＭＬＤプロセスは、例えば、Ａの飽和単分子層が基板上に形成される期間、第１前駆体又は反応物Ａ（ＲＡ）を注入することからなる。次に、不活性ガスＧｉを用いてチャンバからＲＡをパージする。次に、第２前駆体又は反応物Ｂ（ＲＢ）をチャンバ内に一定時間注入して、ＢをＡと結合させて基板上に層ＡＢを形成する。次にＲＢがチャンバからパージされる。前駆体又は反応物を導入し、リアクタをパージし、別の又は同じ前駆体又は反応物を導入し、リアクタをパージするという、このプロセスは、所望の厚さのＡＢ膜を達成するために何度も繰り返すことができる。各ＡＬＤサイクルで堆積されるＡＢ膜の厚さは、約０．５オングストローム〜約２．５オングストロームの範囲であり得る。いくつかの実施形態では、第１スペーサ層２９は、二酸化ケイ素、窒化ケイ素、又は高比誘電率材料（例えば、酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウムなど）を含むことができる。
いくつかの実施形態では、ＡＢ膜を形成するときのＭＬＤプロセスは、第１ステップ中に基板に吸着されるＡＢＣを含む前駆体を注入し、次いで第２ステップ中にＣを除去することを含む。本発明のいくつかの実施形態によれば、第１スペーサ層２９は、金属含有層を含むことができる。金属含有層の例には、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はアルミニウムとチタンの両方を含む層が含まれる。一実施形態によれば、金属含有層は、Ａｌ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ａｌ含有前駆体、Ｔｉ、ＴｉＯ２、ＴｉＯＮ、ＴｉＮ、Ｔｉ含有前駆体、及びこれらの組み合わせからなる群から選択される。
本発明の実施形態は、多様なＡｌ含有前駆体を利用することができる。例えば、多くのアルミニウム前駆体は、式：
ＡｌＬ１Ｌ２Ｌ３Ｄｘ
を有している。ここで、Ｌ１、Ｌ２、Ｌ３は個々のアニオン性配位子であり、Ｄは中性ドナー配位子であり、ｘは０、１又は２であることができる。各Ｌ１、Ｌ２、Ｌ３配位子は、アルコキシド、ハロゲン化物、アリールオキシド、アルキル、アミド類、シクロペンタジエニル、アルキル、シリル、アミジナート、−ジケトナート、ケトイミネート、シラノエート、及びカルボキシレートからなる群から選択される。Ｄ配位子は、エーテル、フラン、ピリジン、ピロール、ピロリジン、アミン、クラウンエーテル、グライム及びニトリルの群から選択することができる。
アルミニウム前駆体の他の実施例は、ＡｌＭｅ３、ＡｌＥｔ３、ＡｌＭｅ２Ｈ、［Ａｌ（ＯｓＢｕ）３］４、Ａｌ（ＣＨ３ＣＯＣＨＣＯＣＨ３）３、ＡｌＣｌ３，ＡｌＢｒ３、ＡｌＩ３、Ａｌ（ＯｉＰｒ）３、［Ａｌ（ＮＭｅ２）３］２、Ａｌ（ｉＢｕ）２Ｃｌ、Ａｌ（ｉＢｕ）３、Ａｌ（ｉＢｕ）２Ｈ、ＡｌＥｔ２Ｃｌ、Ｅｔ３Ａｌ２（ＯｓＢｕ）３及びＡｌ（ＴＨＤ）３を含む。
本発明の実施形態は、多様なＴｉ含有前駆体を利用することができる。例えば、Ｔｉ含有前駆体は、Ｔｉ（ＮＥｔ２）４（ＴＤＥＡＴ）、Ｔｉ（ＮＭｅＥｔ）４（ＴＥＭＡＴ）、Ｔｉ（ＮＭｅ２）４（ＴＤＭＡＴ）を含むＴｉ−Ｎ前駆体を含む。他の実施例は、Ｔｉ（ＣＯＣＨ３）（η５−Ｃ５Ｈ５）２Ｃｌ、Ｔｉ（η５−Ｃ５Ｈ５）Ｃｌ２、Ｔｉ（η５−Ｃ５Ｈ５）Ｃｌ３、Ｔｉ（η５−Ｃ５Ｈ５）２Ｃｌ２、Ｔｉ（η５−Ｃ５（ＣＨ３）５）Ｃｌ３、Ｔｉ（ＣＨ３）（η５−Ｃ５Ｈ５）２Ｃｌ、Ｔｉ（η５−Ｃ９Ｈ７）２Ｃｌ２、Ｔｉ（（η５−Ｃ５（ＣＨ３）５）２Ｃｌ、Ｔｉ（（η５−Ｃ５（ＣＨ３）５）２Ｃｌ２、Ｔｉ（η５−Ｃ５Ｈ５）２（μ−Ｃｌ）２、Ｔｉ（η５−Ｃ５Ｈ５）２（ＣＯ）２、Ｔｉ（ＣＨ３）３（η５−Ｃ５Ｈ５）、Ｔｉ（ＣＨ３）２（η５−Ｃ５Ｈ５）２、Ｔｉ（ＣＨ３）４、Ｔｉ（η５−Ｃ５Ｈ５）（η７−Ｃ７Ｈ７）、Ｔｉ（η５−Ｃ５Ｈ５）（η８−Ｃ８Ｈ８）、Ｔｉ（Ｃ５Ｈ５）２（η５−Ｃ５Ｈ５）２、Ｔｉ（（Ｃ５Ｈ５）２）２（η−Ｈ）２、Ｔｉ（η５−Ｃ５（ＣＨ３）５）２、Ｔｉ（η５−Ｃ５（ＣＨ３）５）２（Ｈ）２、及び、Ｔｉ（ＣＨ３）２（η５−Ｃ５（ＣＨ３）５）２を含む「Ｔｉ−Ｃ」分子内結合を含有するＴｉ含有前駆体を含む。ＴｉＣｌ４は、「Ｔｉ−ハロゲン」結合を含むハロゲン化チタン前駆体の一例である。
一実施形態によれば、第１スペーサ層２９は、その一例が図２に示されているＡＬＤシステム７０におけるＡＬＤ堆積プロセスによって堆積されてもよい。図７は、基板１５をその上に支持するように構成された基板ホルダ８８を有するプロセスチャンバ８６を含む。プロセスチャンバ８６は、さらに、第１プロセス材料供給システム７２、第２プロセス材料供給システム７４、パージガス供給システム７６、及び１つ以上の補助ガス供給システム７８（酸素含有ガス、窒素含有ガス、又は所望のスペーサ層材料を堆積させるために必要な他のものを含み得る）と連結された上部アセンブリ８４（例えばシャワーヘッド）と、基板温度制御システム８０とを含む。
代替的に又は付加的に、コントローラ８２は、１つ以上の追加のコントローラ／コンピュータ（図示せず）と連結されており、この追加のコントローラ／コンピュータからセットアップ及び／又は構成情報を取得することができる。コントローラ８２は、任意の数の処理要素７２，７４，７６，７８，８０を構成するために使用することができ、それらからデータを収集し、提供し、処理し、格納し、及び／又は表示することができる。コントローラ８２は、１つ以上の処理要素７２，７４，７６，７８，８０を制御するための多数のアプリケーションを含むことができ、必要に応じて、1つ以上の処理要素７２，７４，７６，７８，８０をユーザが監視し及び／又は制御するために使い易いインタフェースを提供するグラフィカルユーザインタフェース（ＧＵＩ」、図示せず）を含むことができる。
プロセスチャンバ８６はさらに、真空ポンプシステム９２及びバルブ９４を含む圧力制御システム９６にダクト９０を介して結合され、圧力制御システム９６は、第１スペーサ層２９（図２Ｄ）を形成するのに適した圧力であり、第１及び第２プロセス材料の使用に適した圧力にプロセスチャンバ８６を制御して排気する。圧力制御システム９６は、約５０００リットル／秒（又はそれ以上）までの排気速度が可能なターボ分子真空ポンプ（ＴＭＰ）又はクライオジェニックポンプを含み、バルブ９４は、チャンバ圧力を絞るためのゲートバルブを含む。さらに、チャンバプロセスを監視するための装置（図示せず）をプロセスチャンバ８６に結合してもよく、例えば、ＭＫＳ Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．（Ａｎｄｏｖｅｒ、ＭＡ）から市販されている型番６２８Ｂ Ｂａｒａｔｒｏｎ絶対容量マノメータを含むことができる。圧力制御システム９６は、例えば、ＡＬＤプロセス中にプロセスチャンバ圧力を約０．１トール〜約１００トールの間で制御するように構成することができる。
第１及び第２材料供給システム７２、７４、パージガス供給システム７６、及び、１つ又は複数の補助ガス供給システム７８のそれぞれは、１つ又は複数の圧力制御デバイス、１つ又は複数の流量制御デバイス、１つ以上のバルブ、及び／又は１つ以上の流量センサを含むことができる。流量制御装置は、空気圧駆動弁、電気機械（ソレノイド）弁、及び／又は、高速パルスガス噴射弁を含むことができる。本発明の実施形態によれば、ガスは、連続して交互にプロセスチャンバ８６にパルスされてもよく、各ガスパルスの長さは、例えば、約０．１秒〜約１００秒の間であってもよい。あるいは、各ガスパルスの長さは、約１秒〜約１０秒の間であってもよい。例えば、酸素及び窒素含有ガスのガスパルス長は、約０．３秒〜約３秒、例えば約１秒であってもよい。例えば、パージガスパルスは、約１秒〜約２０秒、例えば約３秒であってもよい。例示的なパルスガス注入システムは、米国特許出願公開第２００４／０１２３８０３号に詳細に記載されている。
さらに図７を参照すると、コントローラ８２は、ＡＬＤシステム７０への入力を通信しアクティベートし、ＡＬＤシステム７０からの出力を監視するために、十分な制御電圧を生成することができるマイクロプロセッサ、メモリ、及びデジタルＩ／Ｏポートを含むことができる。コントローラ８２は、プロセスチャンバ８６、基板ホルダ８８、上部アセンブリ８４、処理要素７２，７４，７６，７８、基板温度制御システム８０、及び圧力制御システム９６に接続され、これらと情報を交換することができる。例えば、コントローラ８２のメモリに格納されたプログラムは、堆積プロセスを実行するためにプロセスレシピに従ってＡＬＤシステム７０の上記構成要素への入力をアクティブにするために利用され得る。コントローラ８２の一例は、Ｄｅｌｌ Ｃｏｒｐ．（Ａｕｓｔｉｎ，Ｔｅｘａｓ）から市販されているＤＥＬＬ ＰＲＥＣＩＳＩＯＮ ＷＯＲＫＳＴＡＴＩＯＮ ６１０ＴＭである。
しかしながら、コントローラ８２は、プロセッサが、メモリに含まれる１つ以上の命令の１つ以上のシーケンスを実行することに応答して、本発明の、マイクロプロセッサに基づくプロセスステップの一部または全部を実行する汎用目的のコンピュータとして実装されていてもよい。そのような命令は、ハードディスク又は取り外し可能なメディアドライブのような別のコンピュータ可読媒体からコントローラメモリに読み込まれてもよい。主メモリに含まれる一連の命令を実行するために、コントローラマイクロプロセッサとしてマルチプロセッシング構成の１つ又は複数のプロセッサを使用することもできる。代替的な実施形態では、ハードウェア回路をソフトウェア命令の代わりに、又はソフトウェア命令と組み合わせて使用することができる。したがって、実施形態は、ハードウェア回路及びソフトウェアの特定の組み合わせに限定されない。
コントローラ８２は、本発明の教示に従ってプログラムされた命令を保持するための、本発明を実施するために必要なデータ構造、テーブル、レコード又は他のデータを格納するための、コントローラメモリのような、少なくとも１つのコンピュータ可読媒体又はメモリを含む。コンピュータ可読媒体は、ハードディスク、フロッピーディスク、テープ、光磁気ディスク、ＰＲＯＭ（ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ）、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、又は任意の他の磁気媒体、コンパクトディスク（例えば、ＣＤ−ＲＯＭ）又は任意の他の光学媒体、パンチカード、紙テープ、又は穴のパターンを有する他の物理媒体、搬送波（以下に説明する）、又はコンピュータが読み取ることができる任意の他の媒体を含むことができる。
コンピュータ可読媒体のいずれか１つ又は組み合わせに格納されているのは、コントローラ８２を制御する、装置若しくは本発明を実施するための装置を駆動する、及び／又は、コントローラ８２が人間のユーザとの相互に作用できるようにするソフトウェアである。そのようなソフトウェアには、デバイスドライバ、オペレーティングシステム、開発ツール、及び、アプリケーションソフトウェアが含まれるが、これらに限定されるものではない。そのようなコンピュータ可読媒体は、本発明の実施において実行される処理の全部又は一部（処理が分散されている場合）を実行するための本発明のコンピュータプログラム製品をさらに含む。
コンピュータコードデバイスは、スクリプト、解釈可能プログラム、ダイナミックリンクライブラリ（ＤＬＬ）、Ｊａｖａ（登録商標）クラス、及び、完全な実行可能プログラムを含むが、これらに限定されない任意の解釈可能又は実行可能コード機構であってもよい。さらに、本発明の処理の一部は、より良い性能、信頼性、及び／又はコストのために分散されてもよい。
本明細書で使用される「コンピュータ可読媒体」という用語は、実行のためにコントローラ８２のプロセッサに命令を提供することに関与する任意の媒体を指す。したがって、コンピュータ可読媒体は、不揮発性媒体、揮発性媒体、及び伝送媒体を含むが、これに限定されない多くの形態を取ることができる。不揮発性媒体は、例えば、ハードディスク又は取り外し可能媒体ドライブなどの、光学ディスク、磁気ディスク、及び、光磁気ディスクを含む。揮発性媒体には、メインメモリなどのダイナミックメモリが含まれる。さらに、様々な形態のコンピュータ可読媒体が、実行のためにコントローラ８２のプロセッサに１つ以上の命令の１つ以上のシーケンスを実行することに関与してもよい。例えば、命令は、初期に遠隔のコンピュータの磁気ディスク上に担持されてもよい。リモートコンピュータは、本発明の全部又は一部を実行する命令をリモートでダイナミックメモリにロードし、ネットワークを介してコントローラ８２に命令を送ることができる。
コントローラ８２は、ＡＬＤシステム７０に対して局所的に配置されてもよく、ＡＬＤシステム７０に対して遠隔に配置されてもよい。例えば、コントローラ８２は、ＡＬＤシステム７０と、直接接続、イントラネット、インターネット、及び、無線接続の少なくとも１つを用いて、データを交換する。コントローラ８２は、例えば、顧客サイト（すなわち、デバイスメーカーなど）のイントラネットに結合されてもよく、又は、例えばベンダサイト（すなわち、機器製造業者）のイントラネットに結合されてもよい）。さらに、例えば、コントローラ８２は、インターネットに接続されてもよい。さらに、別のコンピュータ（コントローラ、サーバなど）は、例えば、コントローラ８２にアクセスして、直接接続、イントラネット、及びインターネットのうちの少なくとも１つを介してデータを交換することができる。また、当業者には理解されるように、コントローラ８２は、無線接続を介してＡＬＤシステム７０とデータを交換することができる。
再び図２Ｄに戻ると、第１スペーサ層２９、特に金属含有スペーサ層の堆積は、第１スペーサ層材料の異なる成分（ここでは例えば金属及び酸素）の堆積のために、連続した交互のパルスシーケンスによって進行する。ＡＬＤプロセスは、典型的には、ガスパルス毎に成分の単分子層未満を堆積させるので、膜の異なる成分の別々の堆積シーケンスを使用して均質材料を形成することが可能である。各ガスパルスは、未反応ガス又は副産物をプロセスチャンバ８６から除去するためのそれぞれのパージ又は排気ステップを含むことができる。本発明の他の実施形態によれば、パージステップ又は排気ステップの１つ又は複数を省略することができる。
したがって、一例示的実施形態として、処理された犠牲膜１９を有する基板１５は、ＡＬＤシステム７０のプロセスチャンバ８６内で堆積され、金属含有ガスパルス及び酸素含有ガスパルスに順次曝露される。酸素含有ガスパルスは、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、オゾン、（ＰＥＡＬＤシステム用のような）プラズマ励起酸素、又はそれらの組み合わせ、及び、場合によりアルゴン（Ａｒ）などの不活性ガスを含むことができる。
金属は、犠牲膜１９の表面上で反応して、厚い単層の厚さよりも小さい化学吸着層を形成することができる。次いで、酸素含有ガスのガスパルスからの酸素は、化学吸着された表面層と反応することができる。この一連のガスの曝露、すなわち２回の露光を複数回交互に繰り返すことにより、所望の厚さに達するまで、１サイクルあたり約１オングストローム（１０〜１０ｍ）の層毎の成長を達成することが可能である。
図２Ｄをさらに参照し、ここでは図２Ｅも参照し、第１スペーサ層の堆積が完了した後、２０において、部分スペーサエッチングプロセスを用いて、堆積された第１スペーサ層２９の１つ以上の水平面を除去することができる。より具体的には、図２Ｅに示すように、薄膜１７の犠牲膜１９及び水平面２５を残しつつ、犠牲膜１９の水平面上及び薄膜１７の水平面２５上に堆積された第１スペーサ層材料がエッチングプロセスなどによって除去される。除去プロセスは、乾式プラズマエッチング、乾式ノンプラズマエッチング、又はそれらの組み合わせを含み得る。より具体的には、第１スペーサ層２９は、フルオロカーボン化学物質又はフルオロ炭化水素化学物質又はその両方を用いてエッチングすることができる。あるいは、犠牲膜１９の水平面２７上に堆積された第１スペーサ層材料のみが、平坦化技術によって除去されてもよい。第１スペーサ層２９の垂直部分は、約１〜約１００の範囲のアスペクト比を有することができる。アスペクト比は、使用される材料及び製造されるべきデバイスのタイプに依存し得る。
図２Ｆに示されるように、２２では、第２スペーサ層３１は、第１スペーサ層２９の上に選択的に堆積される。いくつかの実施形態によれば、第１スペーサ層２９は、第１スペーサ層２９上への第２スペーサ層の選択的堆積を触媒する金属含有層を含む。一実施形態によれば、第２スペーサ層３１は、ＳｉＯ２層を含むことができ、第１スペーサ層はＡｌ２Ｏ３又は吸収されたＡｌ含有前駆体（例えば、ＡｌＭｅ３）を含むことができる。一実施例では、ＳｉＯ２層はシラノールガス曝露を用いて堆積されうる。いくつかの実施例では、シラノールガスは、トリス（ｔｅｒｔ−ペントキシ）シラノール、トリス（ｔｅｒｔ−ブトキシ）シラノール、又は、ビス（ｔｅｒｔ−ブトキシ）（イソプロポキシ）シラノールを含有してもよい。
第２スペーサ層３１の堆積は、第１スペーサ層２９の堆積のために上述したように実施することができる。より具体的には、順次及び交互のパルスシーケンスは、第２スペーサ層の異なる成分（ここでは例えば、ケイ素及び酸素）を堆積するために用いられることができる。所望の厚さに達するまで、順次及び交互の堆積を継続する。本発明の実施形態によれば、第１スペーサ層２９上への第２スペーサ層３１の選択的な堆積のために、第１スペーサ層２９について上述した部分的なスペーサエッチングプロセスは必要とされない。すなわち、第２スペーサ層材料は、犠牲膜１９の水平面２７上に堆積されず、薄膜１７の水平面２５上に堆積されない。これは、デバイス１１を処理するために必要なプロセスステップの数を有利に減少させる。第２スペーサ層３１の水平方向の厚さは、１ｎｍ〜１０ｎｍの間、２ｎｍ〜５ｎｍの間、２ｎｍ〜７ｎｍの間、又は５ｎｍ〜１０ｎｍの間であり得る。一実施形態では、第２スペーサ層３１の水平方向の厚さは、約３ｎｍであってもよい。
ＳｉＯ２の堆積実験は、トリス（ｔｅｒｔ−ペントキシ）シラノールを用いて行った。例示的な堆積条件は、１５０℃の基板温度、６０秒のシラノールパルス持続時間、及び３０秒のパージガスパルス持続時間を含んでいた。得られたＳｉＯ２膜は、熱酸化物、石英ガラス及びＴＥＯＳ ＣＶＤに近い屈折率を有する良好な品質であった。 吸着したＡｌＭｅ３前駆体を有する基板上及びＡｌ２Ｏ３層上に選択的ＳｉＯ２の堆積が観察された。これは、シラノール前駆体を用いたＳｉＯ２堆積に対するアルミニウムの触媒作用を実証する。この触媒作用は、ＳｉＯ２膜が約３ｎｍの厚さになるまで観察され、その後、ＳｉＯ２堆積は停止された。シラノール曝露を用いた約３ｎｍの付加的なＳｉＯ２膜の堆積は、堆積したＳｉＯ２膜上でＡｌＭｅ３前駆体を吸収することによって、又は、薄いＡｌ２Ｏ３層を堆積させることによって、達成することができる。これらの交互のステップは、厚いＳｉＯ２膜を堆積するための必要に応じて繰り返すことができる。
ここで図２Ｇを参照すると、２４において、第１スペーサ層２９及び第２スペーサ層３１を含むパターンを形成するために犠牲膜１９は除去される。犠牲膜１９は、スペーサ層材料によって覆われず、例えば、エッチングプロセスによって除去されうる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。乾式エッチングプロセスは、乾式プラズマエッチングプロセス、乾式ノンプラズマエッチングプロセス、又はそれらの組み合わせを含み得る。例えば、フルオロカーボン化学物質又はハロゲン含有化学物質は、残りの犠牲膜材料をエッチングするために用いられることができる。さらに、例えば、ＣｘＦｙベースのプロセス化学物質、又は、ＣｘＦｙＨｚベースのプロセス化学物質、又はその両方を使用することができる。さらに付加的に、例えば、ＣＨ２Ｆ２及びＣＨＦ３は、残りの犠牲膜材料をエッチングするために用いられることができる。さらに、残りの犠牲膜材料をエッチングするためにＳＦ６ベースの化学物質を用いることができる。
２６において、方法１０は、デバイス１１から第１スペーサ層２９を選択的に除去することを可能にする。本発明のこの実施形態は、図３Ａ〜３Ｄに示されている。
２６において第１スペーサ層２９が除去されない場合、図２Ｇのパターン構造は、２８でデバイス１１をさらに処理するために使用されてもよい。本発明の例示的実施形態において、図２Ｈに示されるように、第１及び第２スペーサ層２９，３１の垂直部分は、下地層の少なくとも一部に画像パターンを転写するためのマスクとして使用することができる。特に、薄膜１７及び必要に応じて基板１４をエッチングすることができる。これを図２Ｈに模式的に示す。その後、付加的又は代替的なプロセスが続いてもよい。
図３Ａ〜３Ｄは、図１の別の方法の実施形態による基板上の薄膜をパターニングする方法を模式的に示す。図２Ｇのデバイス１１は、図３Ａのデバイス１３として再現される。ステップ１２〜２４は、図１及び図２Ａ〜２Ｇを参照して上述されている。
ここで、図３Ａ〜図３Ｃを参照すると、２６において、第１スペーサ層２９が除去される。この方法は、第１スペーサ層２９を露出させるために第１スペーサ層２９の上面上の第２スペーサ層３１の水平部分を除去し、その後薄膜１７から第１スペーサ層２９を除去することを含む。第２スペーサ層３１の上部は、例えば、乾式プラズマエッチングプロセスを用いて除去することができる。例えば、フルオロ炭素化学物質又はハロゲン含有化学物質を使用することができる。さらに、例えば、ＣｘＦｙベースのプロセス化学物質又はＣｘＦｙＨｚベースのプロセス化学物質又はその両方を使用することができる。
その後、エッチングステップによって第１スペーサ層２９を除去することができる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。図３Ｃに示す残りの第２スペーサ層３１は、デバイス１３をさらに処理するために使用されてもよい。本発明の一実施形態において、図３Ｄに示すように、画像パターンを下地層の少なくとも一部に転写するために、第２スペーサ層３１の垂直部分をマスクとして用いることができる。特に、薄膜１７及び必要に応じて基板１５をエッチングすることができる。その後、付加的又は代替的なプロセスが続いてもよい。
図４は、本発明の実施形態によって、基板上の薄膜をパターニングする方法を示すフローチャートであり、図５Ａ〜５Ｄは、図４の方法の一実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。
次に、図１及び図５Ａ〜図５Ｄを参照すると、デバイス２３を製造するための基板上に形成された薄膜の構造をパターニングする方法３０が示されている。図２Ｅのデバイス２３は、図５Ａにデバイス２３として再現されている。方法３０のステップ１２〜２０は、図１及び図２Ａ〜２Ｅを参照して上述されている。
方法３０はさらに、３２において、第１スペーサ層２９を含むパターンを形成するために、犠牲膜１９を除去するステップを含む。犠牲膜１９は、スペーサ層材料によって覆われず、例えば、エッチングプロセスによって取り除かれることができる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。乾式エッチングプロセスは、乾式プラズマエッチングプロセス、乾式ノンプラズマエッチングプロセス、又はそれらの組み合わせを含み得る。例えば、フルオロカーボン化学物質又はハロゲン含有化学物質を用いて、残りの犠牲膜材料をエッチングすることができる。さらに、例えば、ＣｘＦｙベースのプロセス化学物質、又はＣｘＦｙＨｚベースのプロセス化学物質、又はその両方を使用することができる。さらに、残りの犠牲膜材料をエッチングするために、例えば、ＣＨ２Ｆ２及びＣＨＦ３を用いることができる。さらに、残りの犠牲膜材料をエッチングするためにＳＦ６ベースの化学物質を使用することができる。
図５Ｃに示すように、３４において、第２スペーサ層３３が、第１スペーサ層２９上に選択的に堆積される。一実施形態によれば、第２スペーサ層３３はＳｉＯ２層を含むことができる。一実施例では、シラノール気相曝露を用いてＳｉＯ２層を堆積させることができる。第２スペーサ層３３の堆積は、第２スペーサ層３１の堆積について上述したような方法で実行することができる。より具体的には、順次の及び交互のパルスシーケンスが、第２スペーサ層材料の異なる成分（ここでは例えばケイ素と酸素）を堆積させるために、用いられる。所望の厚さに達するまで、順次の交互堆積を継続する。本発明の実施形態によれば、第１スペーサ層２９上への第２スペーサ層３３の選択的堆積のために、第１スペーサ層２９について上述した部分的なスペーサエッチングプロセスは必要とされない。すなわち、第２スペーサ層材料は、薄膜１７の水平面２５上に堆積されない。第２スペーサ層３３の水平厚みは、１ｎｍ〜１０ｎｍの間、２ｎｍ〜５ｎｍの間、２ｎｍ〜７ｎｍの間、５ｎｍ〜１０ｎｍの間でありうる。一実施形態では、第２スペーサ層３３の水平方向の厚さは、約３ｎｍであってもよい。
３６において、第１スペーサ層２９は任意に除去されてもよい。本発明のこの実施形態は、図６Ａ〜図６Ｄに示される。第１スペーサ層２９の除去を行わない場合には、図５Ｃのパターン構造は、デバイス２３をさらに処理するために使用されてもよい。図５Ｄに示すように、本発明の一実施形態では、第１及び第２スペーサ層２９，３３の垂直部分は、下地層の少なくとも一部に画像パターンを転写するためのマスクとして使用することができる。特に、薄膜１７及び必要に応じて基板１５をエッチングすることができる。その後、付加的又は代替的なプロセスが続いてもよい。
図６Ａ〜図６Ｄは、図４と別の実施形態による基板上の薄膜をパターニングする方法を概略的に示す図である。図５Ｃのデバイス２３は、図６のデバイス３５として再現されている。ステップ１２〜２０及び３２〜３４は、図１及び図２Ａ〜図２Ｅ及び図５Ａ〜図５Ｃを参照して上述されている。
ここで、図６Ａ〜図６Ｃを参照すると、３６において、第１スペーサ層２９が除去される。この方法は、第１スペーサ層２９を露出させるために、第１スペーサ層２９の上面上の第２スペーサ層３３の水平部分を除去し、その後、薄膜１７から第１スペーサ層２９を除去することを含む。第１スペーサ層２９は、エッチングプロセスによって除去されうる。例えば、エッチングプロセスは、当業者に知られているように、湿式エッチングプロセス又は乾式エッチングプロセスの任意の組み合わせを含むことができる。
図６Ｃに示すように、残された第２スペーサ層３３は、デバイス３５をさらに処理するために使用されてもよい。本発明の例示的実施形態では、図６Ｄに示すように、下地層の少なくとも一部に画像イメージを転送するために、第２スペーサ層３３の垂直部分をマスクとして使用することができる。特に、薄膜１７及び必要に応じて基板１５をエッチングすることができる。その後、付加的又は代替的なプロセスが続いてもよい。
本発明は、その１つ又は複数の実施形態の説明によって例示されており、実施形態は詳細に記載されているが、添付の特許請求の範囲をそのような実施形態に限定することを意図するものではない。さらなる利点及び変更は、当業者には容易に明らかであろう。したがって、より広い態様における本発明は、示され説明された特定の詳細、代表的な装置及び方法、及び例示的な実施例に限定されない。したがって、全般的な発明概念の範囲から逸脱することなく、そのような詳細から発展することができる。

Claims (20)

  1. 基板の処理方法であって、
    基板上に犠牲膜を形成するステップと、
    前記犠牲膜にパターンを形成するステップと、
    前記のパターン化された犠牲膜の上に第１スペーサ層をコンフォーマルに堆積させるステップと、
    前記第１スペーサ層の垂直部分を実質的に残しながら、前記第１スペーサ層の水平部分を除去するステップと、
    その後、気相曝露を行うことによって、第２スペーサ層を、前記第１スペーサ層が除去された前記犠牲膜の水平部分には堆積させず、前記第１スペーサ層の露出している表面上のみに選択的に堆積させるステップと、
    を含む方法。
  2. 前記第２スペーサ層を選択的に堆積した後に前記犠牲膜を除去し、それによって第１及び第２スペーサ層を含むパターンを形成するステップを、さらに含む、請求項１記載の方法。
  3. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第１スペーサ層及び第２スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップを、
    含む、請求項２記載の方法。
  4. 前記第２スペーサ層を選択的に堆積した後に前記犠牲膜を除去するステップと、
    第１スペーサ層を除去することによって、第２スペーサ層を含むパターンを形成するステップと、
    をさらに含む請求項１記載の方法。
  5. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第２スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップを、
    含む、請求項４記載の方法。
  6. 前記第１スペーサ層を除去するステップは、
    前記第１スペーサ層を露出させるために、前記第１スペーサ層の上表面上の前記第２スペーサ層の水平部分を除去するステップと、
    前記の露出した第１スペーサ層を除去するステップと、
    を含む、請求項４記載の方法。
  7. 前記第２スペーサ層を選択的に堆積する前に前記犠牲膜を除去するステップと、
    前記第１スペーサ層を除去することによって、前記第２スペーサ層を含むパターンを形成するステップと、
    をさらに含む、請求項１記載の方法。
  8. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第２スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップをさらに含む、請求項７記載の方法。
  9. 前記第１スペーサ層を除去する段階は、
    前記第１スペーサ層を露出させるために、前記第１スペーサ層の上表面上の前記第２スペーサ層の水平部分を除去するステップと、
    前記の露出した第１スペーサ層を除去するステップと、
    を含む、請求項７記載の方法。
  10. 前記第２スペーサ層を選択的に堆積する前に前記犠牲膜を除去するステップを、さらに含む、請求項１記載の方法。
  11. 前記基板と前記犠牲膜との間に薄膜が形成されており、
    前記方法はさらに、
    前記の残された第１スペーサ層及び第２スペーサ層の垂直部分を、前記薄膜をエッチングするためのマスクとして使用するステップを含む、請求項１０記載の方法。
  12. 前記犠牲膜にパターンを形成するステップは、
    フォトレジスト層を堆積し、イメージングし、現像するステップと、
    前記のイメージングされたフォトレジスト層に従って前記犠牲膜をエッチングするステップと、
    前記フォトレジスト層を除去するステップとを含む、
    請求項１記載の方法。
  13. 前記第１スペーサ層をコンフォーマルに堆積させるステップは、気相堆積を含む、請求項１に記載の方法。
  14. 前記第１スペーサ層は、前記第１スペーサ層の上に前記第２スペーサ層の選択的堆積を触媒する金属含有層を含む、請求項１に記載の方法。
  15. 前記金属含有層がアルミニウム又はチタンを含む、請求項１４に記載の方法。
  16. 前記金属含有層が、Ａｌ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ａｌ含有前駆体、Ｔｉ、ＴｉＯ２、ＴｉＯＮ、ＴｉＮ、Ｔｉ含有前駆体及びそれらの組み合わせからなる群から選択される、請求項１５に記載の方法。
  17. 前記第２スペーサ層がＳｉＯ２層を含む、請求項１に記載の方法。
  18. 前記ＳｉＯ２層が、シラノール気相曝露を使用して堆積される、請求項１７に記載の方法。
  19. 前記第１スペーサ層の少なくとも１つの水平部分を除去するステップは、前記犠牲膜の上表面上の水平部分を除去するステップを含む、請求項１に記載の方法。
  20. 前記第２スペーサ層を堆積するステップは、
    アルミニウム又はチタンを含む金属含有層とＳｉＯ２層とを交互に堆積するステップを含む、
    請求項１記載の方法。
JP2017079211A 2016-04-12 2017-04-12 自己整列スペーサ形成 Active JP6545219B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662321426P 2016-04-12 2016-04-12
US62/321,426 2016-04-12

Publications (2)

Publication Number Publication Date
JP2017191938A JP2017191938A (ja) 2017-10-19
JP6545219B2 true JP6545219B2 (ja) 2019-07-17

Family

ID=59998314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017079211A Active JP6545219B2 (ja) 2016-04-12 2017-04-12 自己整列スペーサ形成

Country Status (3)

Country Link
US (1) US10483109B2 (ja)
JP (1) JP6545219B2 (ja)
KR (1) KR102022158B1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446394B2 (en) * 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
KR102630085B1 (ko) * 2018-05-30 2024-01-25 한양대학교 산학협력단 초미세 패턴 및 그 제조 방법
US10615037B2 (en) 2018-08-17 2020-04-07 International Business Machines Corporation Tone reversal during EUV pattern transfer using surface active layer assisted selective deposition
KR102516879B1 (ko) 2018-08-17 2023-03-31 삼성전자주식회사 다양한 선폭을 가지는 반도체 소자 및 이의 제조 방법
US10796969B2 (en) * 2018-09-07 2020-10-06 Kla-Tencor Corporation System and method for fabricating semiconductor wafer features having controlled dimensions
US10811310B2 (en) 2018-10-31 2020-10-20 International Business Machines Corporation Metal spacer self aligned double patterning with airgap integration
KR20200050708A (ko) * 2018-11-02 2020-05-12 삼성전자주식회사 반도체 소자 및 그의 제조방법
US20200203143A1 (en) * 2018-12-19 2020-06-25 Nanya Technology Corporation Method for preparing multilayer structure
KR102674132B1 (ko) 2018-12-21 2024-06-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20200199744A1 (en) * 2018-12-24 2020-06-25 Nanya Technology Corporation Method for preparing multilayer structure
JP2020177958A (ja) * 2019-04-15 2020-10-29 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11133195B2 (en) 2019-04-30 2021-09-28 International Business Machines Corporation Inverse tone pillar printing method using polymer brush grafts
CN112864094A (zh) * 2019-11-26 2021-05-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425537A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Fine pattern forming method
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
JP4449516B2 (ja) * 2004-03-19 2010-04-14 富士ゼロックス株式会社 カラー画像形成用現像剤、画像形成方法および画像形成装置
KR100675897B1 (ko) * 2005-09-30 2007-02-02 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100842753B1 (ko) * 2007-06-29 2008-07-01 주식회사 하이닉스반도체 스페이서를 이용한 반도체소자의 패턴 형성방법
JP2009094279A (ja) 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
US8809169B2 (en) * 2011-09-30 2014-08-19 Tokyo Electron Limited Multi-layer pattern for alternate ALD processes
US9123776B2 (en) * 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
JP5926752B2 (ja) 2014-02-20 2016-05-25 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
US9165765B1 (en) * 2014-09-09 2015-10-20 Tokyo Electron Limited Method for patterning differing critical dimensions at sub-resolution scales

Also Published As

Publication number Publication date
JP2017191938A (ja) 2017-10-19
US10483109B2 (en) 2019-11-19
US20170294310A1 (en) 2017-10-12
KR20170116991A (ko) 2017-10-20
KR102022158B1 (ko) 2019-09-17

Similar Documents

Publication Publication Date Title
JP6545219B2 (ja) 自己整列スペーサ形成
US8809169B2 (en) Multi-layer pattern for alternate ALD processes
JP6427218B2 (ja) 微細凹状フィーチャのＳｉＯ２充填及び触媒表面上への選択的ＳｉＯ２堆積のための方法
TWI746728B (zh) 半導體處理裝置
JP6516797B2 (ja) 周期的処理を使用した選択的膜堆積のための方法及び装置
JP4638550B2 (ja) マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US8202803B2 (en) Method to remove capping layer of insulation dielectric in interconnect structures
JP6711839B2 (ja) 酸化ケイ素薄膜の選択的横成長
US20090311634A1 (en) Method of double patterning using sacrificial structure
US11769677B2 (en) Substrate processing tool with integrated metrology and method of using
US7432191B1 (en) Method of forming a dual damascene structure utilizing a developable anti-reflective coating
JP7557569B2 (ja) 照射フォトレジストパターニングのための統合乾式プロセス
JP2015111668A (ja) 先進のパターニングのためのソフトランディング・ナノラミネート
JP5926752B2 (ja) 半導体装置の製造方法及び半導体製造装置
TW202422221A (zh) 用於euv圖案化的金屬氧化物阻劑及其顯影方法
TW202338499A (zh) Ｅｕｖ微影術用之ｅｕｖ活性膜
TW201246296A (en) Pattern forming method
US20240053684A1 (en) Cyclic Method for Reactive Development of Photoresists
JP5236716B2 (ja) マスクパターンの形成方法、微細パターンの形成方法及び成膜装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180327

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190618

R150 Certificate of patent or registration of utility model

Ref document number: 6545219

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250