TW202240744A - 消除微影製程中隨機過程的良率衝擊 - Google Patents

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Abstract

此處揭露在微影圖案化的基板上執行深寬比相依沉積與深寬比獨立蝕刻之循環的方法和設備。方法適於降低在由微影形成與部分形成的特徵部之間特徵部深度及/或深寬比的變異性，一些部分形成的特徵部係由於隨機效應而部分形成。方法和設備適於處理具有在極紫外線微影之後的光阻的基板。一些方法包含藉由電漿輔助化學氣相沉積的沉積與藉由原子層蝕刻之方向性蝕刻的循環。

Description

消除微影製程中隨機過程的良率衝擊
本發明關於處理半導體基板。
對於半導體處理而言，圖案化的方法係極重要的。尤其是，已開發極紫外線（EUV）微影以使微影技術延伸超過其光學限制，並取代現行的光微影方法以將小臨界尺寸特徵部圖案化。現行的EUV微影方法造成不良的邊緣粗糙度及弱的圖案，而這可最終導致基板無法使用。
此處提供之背景說明係以一般性呈現本揭露內容之背景為目的。目前列名發明人之作品，在此先前技術章節中所述之範圍，以及可能未在申請時以其他方式適格作為先前技術之說明的實施態樣，係未明示或暗示承認為對於本揭露內容之先前技術。
此處描述處理半導體基板的方法和設備。一個實施態樣涉及一種半導體基板的處理方法，該方法 包含：提供一基板，該基板具有在一第一硬遮罩材料中藉由微影形成的一第一特徵部及一第二特徵部，其中，該第一特徵部係由該微影部分地形成且包含一底部，且該第一硬遮罩材料包含介於該第一特徵部與第二特徵部的特徵部開口之間的一場區域；沉積一第二硬遮罩材料於該第一硬遮罩材料之上達一持續時間，該持續時間足以在該場區域之上偏向性地形成該第二硬遮罩材料至厚度大於在該第一特徵部之中該第二硬遮罩材料之厚度；及方向性蝕刻該第二硬遮罩材料以移除該第一特徵部的該底部處的材料，其中在該第一特徵部的該底部處的該材料為該第一硬遮罩材料或該第二硬遮罩材料。
在各種實施例中，該方向性蝕刻步驟係加以執行，以蝕穿該第二硬遮罩材料並暴露在該第一特徵部的該底部處該第一硬遮罩材料下方的一第三硬遮罩材料。在一些實施例中，該第二特徵部的底部包含在該第一硬遮罩材料下方的該第三硬遮罩材料。
在各種實施例中，沉積進入該第一和第二特徵部的該第二硬遮罩材料的量係取決於該第一特徵部的深寬比及該第二特徵部的深寬比。
在各種實施例中，該方向性蝕刻步驟係獨立於該第一和第二特徵部的深寬比而加以執行。
在各種實施例中，該第一特徵部的深寬比不同於該第二特徵部的深寬比。
在各種實施例中，該第一特徵部的深度不同於該第二特徵部的深度。
在各種實施例中，該第一特徵部在微影期間曝光不足。
在各種實施例中，在該沉積步驟與該方向性蝕刻步驟之後該第一特徵部的臨界尺寸係在該沉積步驟與該方向性蝕刻步驟之前該第二特徵部的臨界尺寸的約0.5%至約1%之內。
在各種實施例中，在該沉積步驟與該方向性蝕刻步驟之後該第一特徵部的深寬比係在該沉積步驟與該方向性蝕刻步驟之前該第二特徵部的深寬比的約1%至約10%之內。
在各種實施例中，在該沉積步驟與該方向性蝕刻步驟之後該第一及第二特徵部的平均臨界尺寸係至少約15 nm。
在各種實施例中，在該沉積步驟與該方向性蝕刻步驟之後在該基板上橫跨該第一與第二特徵部之臨界尺寸的變異性係小於在微影界定之後橫跨該第一與第二特徵部之臨界尺寸的變異性。
在各種實施例中，將沉積該第二硬遮罩材料的步驟及方向性蝕刻該第二硬遮罩材料的步驟重複足夠的循環，以移除該第一特徵部的該底部處的該第一硬遮罩材料。 舉例來說，在一些實施例中，在該第二特徵部中於各循環沉積的該第二硬遮罩材料保護在該第一硬遮罩材料下方的材料免於受到蝕刻，且在各循環中的該方向性蝕刻步驟移除在該第一特徵部的該底部處的該第一硬遮罩材料，使得在該第一特徵部的深度與該第二特徵部的深度之間的差異趨近0。
在各種實施例中，方向性蝕刻該第二硬遮罩材料的該步驟係藉由以下方式執行：暴露該第二硬遮罩材料於一蝕刻物種以形成一改質的表面，並在沒有該蝕刻物種的一惰性氣體環境中點燃電漿且同時施加偏壓，以移除該改質的表面。舉例來說，在一些實施例中，將該第二硬遮罩材料暴露於該蝕刻物種達一持續時間，暴露於該蝕刻物種的該持續時間足以在該第二硬遮罩材料的該改質的表面暴露於該電漿時移除該改質的表面中約5 nm到約10 nm的材料。
在各種實施例中，沉積該第二硬遮罩材料的該步驟係由化學氣相沉積形成。
在各種實施例中，沉積該第二硬遮罩材料的該步驟係由電漿輔助化學氣相沉積形成。
在各種實施例中，該第二硬遮罩材料為含碳材料。舉例來說，該含碳材料可為摻雜選自由氧、氮、氟、矽、錫、或來自元素週期表第III、IV、V、VI、或VII族的任何其他適合元素所組成群組之元素的非晶碳。
在各種實施例中，該第二硬遮罩材料係含矽材料。在一些實施例中，該含矽材料為二氧化矽或矽氮化物。
在各種實施例中，該第二硬遮罩材料具有與該第一硬遮罩材料不同的成分。
在各種實施例中，該第二硬遮罩材料具有與該第一硬遮罩材料不同的晶格結構。
在各種實施例中，該第二硬遮罩材料為含錫材料，例如錫氧化物或錫（II）氧化物（SnO）、二氧化錫或錫（IV）氧化物（SnO 2）。
在各種實施例中，該基板包含在該第一硬遮罩材料下方的一第三硬遮罩材料。舉例來說，該第二硬遮罩材料具有相對於該第三硬遮罩材料之蝕刻選擇性，使得該第二硬遮罩材料的蝕刻速率至少三倍於該第三硬遮罩材料。在各種實施例中，該第三硬遮罩材料係矽氧氮化物、含矽抗反射塗層材料、旋塗玻璃、底部抗反射塗層材料、錫氧化物、錫氮化物、錫硫化物、鉛氧化物、鉛氮化物、及鉛硫化物其中任何一或多者。
在各種實施例中，該第二特徵部的特徵部開口的寬度係在約15 nm與約100 nm之間。
在各種實施例中，在該場區域之上沉積的該第二硬遮罩材料，在方向性蝕刻該第二硬遮罩材料的該步驟期間保護該第一硬遮罩材料。
在各種實施例中，沉積該第二硬遮罩材料的該步驟與該方向性蝕刻步驟係在相同機台中執行。
在各種實施例中，沉積該第二硬遮罩材料的該步驟與該方向性蝕刻步驟係在不破壞真空的情況下執行。
在各種實施例中，該第一硬遮罩材料係選自由光阻及旋塗碳所組成的群組。
在各種實施例中，該第一和第二特徵部藉由極紫外線微影加以形成。
在各種實施例中，該第一和第二特徵部藉由浸潤式微影加以形成。
另一實施態樣涉及一種半導體基板的處理方法，該方法 包含：提供一基板，該基板具有一圖案化的光阻，該圖案化的光阻包含一第一特徵部及一第二特徵部，其中該第一特徵部係部分地界定且包含在該第一特徵部的底部處的光阻；在提供該基板之後，在該光阻上偏向性地沉積含碳材料，使得相較於該第一特徵部的該底部，較多的含碳材料沉積於該第二特徵部的底部；及在沉積該含碳材料之後，執行原子層蝕刻於該基板的暴露表面上。
在各種實施例中，該原子層蝕刻係藉由以下方式執行：將該基板的該等暴露表面暴露於一蝕刻物種，並點燃一第一電漿且同時施加一偏壓以將該基板的該等暴露表面的一表面改質而形成一改質的表面，以及將該改質的表面暴露於一第二電漿達足以移除該改質的表面之持續時間。 在各種實施例中，在將該改質的表面暴露於該第二電漿之時，施加一偏壓。在一些實施例中，該改質的表面係在沒有濺射在該改質的表面下方之材料的情況下受到蝕刻。在一些實施例中，將該基板的表面暴露於該蝕刻物種的該步驟更包含：導入一稀釋劑惰性氣體，例如氦、氬、氖、氪、及氙其中任何一或多者。
在各種實施例中，該基板更包含在該光阻下方且與該光阻相鄰的一下層，且該含碳材料係加以偏向性沉積俾以不沉積於該下層的暴露表面上。
在各種實施例中，選擇性沉積於該光阻上的該含碳材料，在暴露於該原子層蝕刻時，具有與該光阻相比較慢的蝕刻速率。
在各種實施例中，在原子層蝕刻期間該光阻的蝕刻速率係快於該含碳材料的蝕刻速率。
在各種實施例中，該原子層蝕刻非等向性地移除光阻。
在各種實施例中，在該第一和第二特徵部之中的沉積厚度係取決於該第一和第二特徵部的深寬比。
在各種實施例中，該光阻係藉由深紫外線微影加以圖案化。
在各種實施例中，該光阻係藉由極紫外線微影加以圖案化。
在各種實施例中，該光阻係藉由浸潤式微影加以圖案化。舉例來說，在一些實施例中，該浸潤式微影包含將該光阻暴露於氬氟化物。
在各種實施例中，於該基板上在該光阻上偏向性地沉積含碳材料的該步驟更包含導入甲烷。
在各種實施例中，偏向性沉積與執行原子層蝕刻係循環地重複，直到該第一特徵部具有與該第二特徵部相同的臨界尺寸。
另一實施態樣涉及一種半導體基板的處理方法，該方法包含：提供一基板，該基板具有一圖案化的光阻，該圖案化的光阻包含一第一特徵部及一第二特徵部，其中該第一特徵部的特徵部深度小於該圖案化光阻的厚度；在提供該基板之後，藉由電漿輔助化學氣相沉積在該圖案化的光阻上沉積含碳材料；及在沉積該含碳材料之後，藉由將該基板上的暴露表面的一表面改質以形成改質表面並蝕刻該改質的表面，蝕刻該基板。
在各種實施例中，該方法亦包含：在提供該基板之前，藉由極紫外線微影而形成該圖案化的光阻。
該方法可也包含：循環地重複該沉積步驟與該蝕刻步驟，使得各循環導致該第一特徵部的該特徵部深度接近該圖案化的光阻的厚度。
在各種實施例中，該方法執行在介於約0 ℃與約60 ℃之間的基板溫度。在各種實施例中，所沉積的含碳材料係摻雜以一摻雜劑，例如來自元素週期表第III、IV、V、VI、或VII族的元素。在各種實施例中，該摻雜劑係基於該含碳材料的所欲蝕刻及應力特性而加以選擇。
另一實施態樣涉及一種半導體基板的處理設備，該設備包含：一或多個製程腔室，各製程腔室包含一卡盤；一或更多氣體入口，其通往該等製程腔室中，且與流動控制硬體相關聯；一電漿產生器；及一控制器，具有至少一處理器及一記憶體，其中該至少一處理器與該記憶體彼此通訊連接，該至少一處理器係與該流動控制硬體至少操作性連接，及該記憶體儲存電腦可執行指令，用於控制該至少一處理器以至少控制該流量控制硬體進行以下操作：使一硬遮罩沉積前驅物導入；在導入該硬遮罩沉積前驅物之後，使該硬遮罩沉積前驅物的該導入操作停止；在停止該硬遮罩沉積前驅物的該導入操作之後，使一改質氣體導入；及在該改質氣體導入之後，使一惰性氣體導入以及一電漿產生，其中該硬遮罩沉積前驅物、改質氣體、及惰性氣體的導入係在不破壞真空的情況下加以執行。
在各種實施例中，該硬遮罩沉積前驅物為含碳前驅物，用以沉積含碳材料。在各種實施例中，該設備更包含指令用於以二或更多循環重複該硬遮罩沉積前驅物、改質氣體、及惰性氣體的導入。
以下參照圖式進一步描述這些和其他實施態樣。
在以下說明中，描述許多特定細節，以提供所述實施例的完整理解。所揭露實施例可在沒有若干或全部這些特定細節的情況下加以實施。另一方面，眾所周知的製程操作不再詳細描述，以免不必要地混淆所揭露實施例。雖然所揭露實施例將配合這些特定實施例加以描述，吾人理解這無意限定所揭露的實施例。
以下所揭露的實施方式描述在例如晶圓、底材、或其他工件之基板上的材料沉積。工件可具有各種形狀、尺寸、及材料。在此申請案中，術語「半導體晶圓」、「晶圓」、「基板」、「晶圓基板」、及「半成品積體電路」係可互換地加以使用。在此技術領域具有通常知識者理解，術語「半成品積體電路」可意指在一矽晶圓上的許多積體電路製造階段任一者期間的該矽晶圓。在半導體元件工業中使用的晶圓或基板通常具有200 mm、或300 mm、或450 mm的直徑。除非以其他方式載明，此處所載的處理細節（例如流率、功率位準等）係相關於處理300 mm直徑的基板，或關於建構以處理300 mm直徑基板的處理腔室，且可針對其他尺寸的基板或腔室適當地加以縮放。除了半導體晶圓，與此處所揭露實施方式可一起使用的其他工件包含各種物件，例如印刷電路板及類似者。該製程及設備可用在半導體元件、顯示器、LED、光伏板及類似者的製造。
半導體處理中薄膜的圖案化經常是半導體生產及製造中的關鍵操作。圖案化可涉及光微影，如193nm微影。用於微影的堆疊經常包含藉由旋塗方法沉積在硬遮罩上的光阻層。硬遮罩經常由單一成分構成，且硬遮罩本身係沉積在一目標層上。在光微影中，圖案係藉由將來自光子源的光子發射至遮罩上、並將圖案印刷至感光光阻上而加以印刷，從而在光阻中引起將光阻的某些部分移除來形成圖案的化學反應。在一些微影中，可擊中光阻的光子數量可能不同。在一些實作中，大量光子擊中光阻，而各光子帶有較少能量。由於可使用大量光子，由若干雜散光子導致的錯誤不會實質影響所產生之界定的圖案。
隨著元件縮小時，印刷更小特徵部的需求增加。儘管已發展多重圖案化技術來與若干的光微影一起使用，但多重圖案化使用複數層的沉積及蝕刻製程。先進半導體積體電路（IC）及其他元件上之特徵部的縮放已驅動微影藉由推向越來越小之成像源波長來改善解析度。
極紫外線（EUV）微影被視為用以延伸微影解析度限制之有潛力的技術。已發展極紫外線微影，從而利用尖端微影機台中之約13.5nm波長的EUV光源在光阻上印刷更小的圖案，該等機台亦稱為掃描器。EUV輻射在廣範圍的材料（包含石英和水）中受到強烈吸收，且因此在一些實例中操作於中空中。
在EUV微影中，因為使用較短波長的光子，較少光子被從來源放射，且因此光子擊中光阻以形成圖案。每一光子較一些其他微影方法中使用的光子攜帶更高的能量。此外，在EUV微影中較少的較高能量光子擊中光阻，因此少數錯過感光部位的雜散光子可在界定的圖案中造成較大的錯誤。與使用更多的較低能量光子且少數雜散光子不會對圖案造成實質影響的一些微影方法比較，在EUV微影中由光子導致的隨機效應係特別令人顧慮的。 隨著元件縮小，使用較少光子造成在所形成特徵部中較高程度的變異性，這是因為每一形成的特徵部不必然暴露於相同數量的光子。此外，光子可能不是均勻散佈且可能不稠密，因此造成晶圓表面上特徵部形成的變異性。光阻亦可能對光子不同地吸收，因而在光阻的一些區域中形成完整良好界定的特徵部但在相同光阻的其他區域中形成部分界定的特徵部。光子或感光劑散粒雜訊的效應係在僅幾奈米範圍（長度尺度）（局部地）觀察到。利用目前製程控制方法、方案、機台、及演算法對此進行補償是特別具有挑戰性的，因為它們操作於較大長度尺度（例如公厘或公分）範圍。
因此，一些EUV微影方法造成不良的線邊緣粗糙度、歪曲的圖案、及不一致的特徵部尺寸，其可能最終致使該基板無用。不良的邊緣粗糙度主要為在光阻內吸收的EUV光子和入射光子之隨機變異的結果。造成邊緣粗糙度問題的其他因素包含在光阻膜之中的感光劑分子的隨機分布，以及光阻聚合物鏈長度（其在顯影劑中分解，且隨後在顯影製程中加以移除）的變異性。這些隨機製程，可在微影製程之後於介層窗通孔內部造成顯著的光阻殘留物，且因此在利用數億到數兆個介層窗的先進晶片設計中可能有超大型介層窗陣列的開路電性失效（良率損失）之有害效應。
雖然EUV微影就圖1A和1B加以說明，吾人理解若干所揭露實施例適於處理暴露於任何類型微影的任何基板。在一些實施例中，若干揭露的實施例亦可能適於處理藉由其他技術先前蝕刻的基板，在該其他技術中蝕刻在整個基板不一致，產生部分界定之特徵部及一些完整界定之特徵部。
圖1A顯示一簡化的紫外線（UV）光罩，包含玻璃基板101、多層鏡103、及吸收體105，其中， EUV光子107及109受發射以蝕刻在基板堆疊中的EUV光阻111，該基板堆疊亦包含三個硬遮罩（相鄰的下層113、硬遮罩115、及硬遮罩117）以及一目標層119，其可為矽晶圓。在微影操作中，相鄰的特徵部可能由於光子散粒雜訊或在光阻膜中不均勻吸收暴露輻射而接收不同的暴露劑量。因此，由於在EUV微影中使用較少的光子，相較於EUV光子109描繪較多的EUV光子107。
圖1B顯示在微影操作之後（來到蝕刻階段）的光阻圖案，在圖案化光阻121中，顯示一隨機閉合介層窗（即，缺陷），此處稱為第一特徵部140，與此處稱為第二特徵部142（具有所欲臨界尺寸）的正確圖案化的介層窗通孔相比具有較小的臨界尺寸。此處所述特徵部係關於負型特徵部。吾人理解，在各種實施例中，第二特徵部可能不必然為完整正確圖案化的介層窗通孔，而可能是具有足夠的特徵部深度使得特徵部底部的若干蝕刻係足以暴露相鄰的下層113。
在第二特徵部142為完整界定的特徵部之情況下，第二特徵部142可具有介於約10 nm與約100 nm之間的臨界尺寸。在第二特徵部142為完整界定的特徵部之情況下，第二特徵部142可具有介於約1:1與約3:1之間的深寬比。
在各種實施例中，第一特徵部140的臨界尺寸係在第二特徵部142的臨界尺寸的約30%到約50%之內。在各種實施例中，第一特徵部140的深寬比（aspect ratio）係在第二特徵部142的臨界尺寸的約150%到約250%之內。在一些實施例中，第一特徵部140的深寬比係與第二特徵部142的深寬比相同。
雖然一些修改的微影技術涉及增加光子數量以解決使用較少光子的隨機問題，增加所使用光子的數量增加成本，造成具有慢生產率之經濟上不可行的製程。舉例來說，涉及增加光子數量以界定光阻特徵部的一些製程，具有每小時約40片晶圓的生產率，而經濟上可行的技術需要每小時至少125片晶圓的生產率。
此處提供方法和設備，用於消除隨機過程對電（開路）良率的影響。方法和設備特別適於消除由於例如EUV微影之ㄧ些微影技術所導致發生的整個基板上特徵部尺寸、深寬比、及深度的隨機變異性而造成之隨機過程的效應。方法包含執行硬遮罩的深寬比相依沉積，接著進行由微影技術所先前形成之部分蝕刻特徵部的深寬比獨立的蝕刻。一些方法包含執行一組合之選擇性沉積與循環蝕刻，以對使用EUV微影未充分蝕刻之有缺陷的孔進行修補。循環蝕刻的一個例子是原子層蝕刻（ALE），或在一些實施例中的過飽和ALE。在一些實施例中，選擇性沉積可為選擇性碳沉積（SCD）。雖然此處實施例係關於在含碳材料上執行若干所揭露實施例及沉積含碳材料，吾人理解，在一些實施例中，方法亦可適用於其他、非含碳材料。一個非限定例子包括含矽材料，例如非晶矽或矽氧化物。
又，此處實施例非限定於修補由EUV微影所形成的有缺陷特徵部。所揭露實施例可適用於修補在深紫外線（DUV）微影、或浸潤式微影、或造成缺陷之其他孔圖案化製程之中的有缺陷特徵部。此處所述缺陷係關於特徵部的未完整蝕刻，使得在基板上蝕刻的特徵部由於隨機效應而在深度上變化。一個缺陷可能是基板上部分蝕刻的特徵部。在一些實施例中，一缺陷係由隨機效應所導致。方法可適用於由於例如光柵（線-間隔圖案）之其他圖案的光阻殘留物的缺陷密度縮減。若干揭露的實施例包含與沉積之材料相比較快地非等向性蝕刻光阻。
此處所述方法和設備特別適於形成具有介於約15 nm與約100 nm之間特徵部寬度的介層窗。在一些實施例中，使用EUV微影在光阻中形成此尺寸的特徵部對特徵部蝕刻造成隨機效應，導致具有部分界定特徵部的基板，且若干所揭露實施例能夠執行於具有完整界定與部分界定特徵部二者之基板，以透過各種不同循環之深寬比相依沉積與深寬比獨立蝕刻而減少在完整界定與部分界定特徵部之間特徵部尺寸的變異性。此處所述部分界定的特徵部意指如下情況的特徵部：曝光不足（其可能發生在正型成像，以及在負型成像（其中名義上未曝光的光阻在顯影期間受到移除）的曝光過度），及/或不完整蝕刻，及/或具有與形成自微影的最大特徵部不同臨界尺寸（例如，遭受造成不完整蝕刻之隨機效應的特徵部）。部分界定的特徵部此處可稱為具有「缺陷」或為「有缺陷特徵部」。在各種實施例中，部分界定的特徵部的特徵部深度可能小於完整界定特徵部或自微影形成之最大特徵部的特徵部深度。在一些實施例中，自微影形成的最大特徵部係與完整界定之特徵部相同。
此處提供方法和設備，用於使用深寬比相依沉積與方向性蝕刻來修補在基板上的以微影界定之特徵部，以維持臨界尺寸並同時減少局部非均勻性。一些方法包含，在相對於下方硬遮罩具有蝕刻選擇性的微影界定（舉例來說，使用例如包含EUV及DUV、或浸潤式微影的光學微影技術之微影技術已加以顯影者）硬遮罩上執行沉積與蝕刻。在一些實施例中，蝕刻選擇層可增加膜上的應變量，使得膜可能使晶圓彎曲；結果，在一些實施例中，此等限制條件可能限制可用於若干所揭露實施例的材料。
在各種實施例中，方法包含在微影界定之光阻或硬遮罩上選擇性沉積一材料，其中該材料具有與光阻或硬遮罩不同的分子結構。舉例來說，在一些實施例中，微影界定的光阻係旋塗碳，而在光阻上沉積的材料包含由電漿輔助化學氣相沉積（PECVD）所沉積的碳。在各種實施例中，所沉積的材料係熱致地（thermally）加以沉積。在各種實施例中，該材料係使用電漿加以沉積。在各種實施例中，該材料係使用非保形沉積技術加以沉積。舉例來說，該材料可能不是藉由原子層沉積加以沉積。保形沉積不太可能在場區域（field region）與特徵部之中相比選擇性沉積更多材料以在執行蝕刻時校平特徵部尺寸以維持整個晶圓上特徵部的臨界尺寸。
所揭露實施例包含原子層蝕刻及選擇性材料沉積，以改善圖案保真度，並將最終會轉移至目標層之光阻（PR）結構的缺陷密度降低。在先進EUV微影中，光阻圖案保真度與缺陷密度二者由於隨機過程相關（光阻散粒雜訊、材料非均質性）問題而劣化。
若干揭露的實施例在圖案轉移操作期間允許缺陷降低，這將必然導致改善的電路良率。缺陷密度的降低係與改善的線邊緣或線寬粗糙度同時達成，該等粗糙度對於電路功能（及良率）為關鍵因素。
方法涉及例如ALE的循環蝕刻及沉積，以蝕刻及修補例如含碳材料之光阻或硬遮罩材料的特徵部。可使用所揭露實施例蝕刻及/或修補的例示含碳材料包含光阻及非晶碳。方法包含與深寬比相依的沉積製程。舉例來說，沉積可藉由化學氣相沉積或電漿輔助化學氣相沉積而加以執行。沉積不使用原子層沉積或電漿輔助原子層沉積來執行，因為此種沉積係保形的且獨立於深寬比。在一些實施例中，沉積係使用電漿輔助製程加以執行，例如電漿輔助化學氣相沉積。在各種實施例中，所揭露實施例不沉積含碳膜於基板的下層之上。舉例來說，在一些實施例中，選擇性沉積包含：在微影界定的光阻或硬遮罩上，相對於該硬遮罩下方的相鄰下層選擇性地沉積材料，且同時該硬遮罩可包含特徵部俾使此等特徵部的底部包含暴露的相鄰下層表面，該選擇性沉積在微影界定的光阻或硬遮罩上相對於相鄰下層表面進行選擇性沉積。在一些實施例中，該沉積製程沉積具有一材料的膜，該材料當暴露於若干蝕刻製程時具有較光阻慢的蝕刻速率。當使用於此處，選擇性係定義為在基板的一區域上較另一區域上沉積更多材料。在一些實施例中，術語「選擇性」及「偏向性」可互換使用，二者用以意指在一個區域上與另一個區域中相比沉積較多的材料。在各種實施例中，達成選擇性沉積，藉此在光阻或含碳材料的場區域上與該光阻或含碳材料的側壁相比沉積較多的膜。
ALE為使用相繼的自限制反應移除材料薄層的技術。一般而言， ALE可使用任何合適的技術加以執行。原子層蝕刻技術的例子描述於：西元2014年11月11日授證的美國專利第8,883,028號；西元2014年8月19日授證的美國專利第8,808,561號；及西元2017年2月21日授證的美國專利第9,576,811號，上述專利案藉由參照於此處納入本案說明書內容，以說明例示原子層蝕刻及蝕刻技術。在各種實施例中，ALE可使用電漿加以執行，或可熱致地（thermally）執行。
ALE可循環地加以執行。「ALE循環」的概念相關於此處各種實施例的探討。一般而言，一ALE循環為用以執行一蝕刻製程一次的最小操作集合，例如蝕刻一單層。一個循環的結果為在基板表面上的一膜層的至少部分受到蝕刻。典型上，一ALE循環包含用以形成一反應層的一改質操作，其後接著一移除操作，該移除操作用以僅移除或蝕刻此改質層。該循環可包含若干輔助操作，例如掃除反應物或副產物其中一者。一般而言，一循環含有一獨特順序的操作的一個實例。舉例來說，一ALE循環可包含以下操作：(i) 輸送反應氣體（吸附），(ii)將反應氣體從腔室驅淨，(iii)輸送移除氣體及選用性的電漿（脫附），及(iv)對腔室進行驅淨。
在一些實施例中，過飽和ALE可加以執行。在過飽和ALE之中，輸送反應氣體以吸附至基板表面上及/或改質基板表面的操作係執行一持續時間，該持續時間長於足以完全吸附或改質基板表面的持續時間。在一些實施例中，該持續時間係至少1.5倍或至少2倍或至少5倍長於足以吸附至少80%或改質至少80%基板表面的持續時間。對於藉由PECVD沉積的碳之過飽和ALE，基板可暴露於含氧改質氣體達至少約1秒的持續時間。理解的是，對於過飽和ALE足夠的暴露持續時間取決於各種因素，包含在基板上改質或吸附的材料、用以吸附或改質基板的反應氣體、例如溫度和壓力的製程條件、及基板本身的表面形態（包含基板上的深度、尺寸、特徵部數量）。
圖2顯示ALE循環的例示示意圖及選擇性聚合物沉積的示意圖。圖形201a-201e顯示一例示的ALE循環。在201a，提供基板。
在各種實施例中，基板可為矽晶圓，例如200 mm晶圓、300 mm晶圓、或450 mm晶圓，包含具有一或多層材料的晶圓，該一或多層材料係例如沉積於其上的介電質、導電或半導電材料。在一些實施例中，基板包含矽（例如非晶矽）的毯覆層、或鍺的毯覆層。在一些實施例中，基板表面包含光阻、石墨烯、或非晶碳。
在一些實施例中，基板上的該些層可加以圖案化。基板可具有「特徵部」，例如介層窗或接觸窗通孔，其特徵可在於窄且/或凹入的開口、特徵部內的收縮部、及高深寬比的一或更多者。特徵部可形成在以上所述層的一或更多者中。特徵部的一範例係半導體基板或基板上之層中的孔或介層窗。另一範例係藉由基板或層中之線或間隔而界定的凹槽。在各種實施例中，特徵部可具有例如阻障層或附著層的下層。下層的非限制性範例包含介電層及導電層，例如，矽氧化物、矽氮化物、矽碳化物、金屬氧化物、金屬氮化物、金屬碳化物、及金屬層。在一些實施例中，基板的表面可包含多於一類型的材料，例如基板受到圖案化的情形。基板包含待利用所揭露之實施例進行蝕刻及平滑化的至少一材料。該材料可為以上所述者的任何者：金屬、介電質、半導體材料、及其他。在各種實施例中，該等材料可準備用於製造接觸窗、介層窗、閘等。在一些實施例中，待蝕刻的材料為例如非晶碳的硬遮罩材料。進一步的例示性材料包含鋁鎵氮化物、矽、鎵氮化物、鎢、及鈷。
在各種實施例中，基板包含圖案化的光阻層，其具有由EUV或DUV或浸潤式微影形成的一個以上特徵部。此特徵部為負型特徵部；亦即是，在圖案化光阻層之中的孔。
在201b，將基板表面改質。在201c，在用以移除過剩的未吸附前驅物之驅淨操作之後，改質層留存下來。在201d，改質層受到蝕刻。在201e，改質層受到移除。
類似地，圖形202a-202e顯示用於蝕刻含碳膜的ALE循環的例子。在202a，提供包括含碳材料的一基板，其包含許多碳原子。在各種實施例中，該基板包含一含碳層，例如光阻或非晶碳層。
在202b，氧化劑係導入至基板，將基板表面改質。氧化劑可為例如氧（O 2）的強氧化劑、或例如二氧化碳（CO 2）的弱氧化劑。氧化劑的選擇可取決於基板上含碳材料的類型。例如，在一些實施例中，強氧化劑可為適用於蝕刻硬含碳材料（如非晶碳、或石墨烯）的氧化劑。在另一範例中，在一些實施例中，弱氧化劑可為適用於蝕刻光阻的氧化劑，該光阻係藉由EUV微影、DUV微影、或浸潤式微影而圖案化。
例如，在202b中的示意圖顯示一些氧化劑係吸附至基板的表面上。改質操作形成具有一厚度的薄反應性表面層，其在後續移除操作中比未經改質的材料更容易移除。就蝕刻含碳材料而言，在改質操作或吸附操作期間可使用含氧電漿。含氧電漿可藉由流動含氧改質化學品並激發電漿而產生，該含氧改質化學品係例如氧（O 2）、或如二氧化碳（CO 2）的弱氧化劑。額外的弱氧化劑包含一氧化碳（CO）、氮氧化物（NO）、及二氧化硫（SO 2）。額外的反應物可包含氮、氫、及氨化合物及物種，其可反應性地結合至光阻表面、並後續利用低於濺射閾值的離子轟擊（sub-sputter threshold ion bombardment）而揮發。該等強及弱氧化劑可單獨使用，或結合使用，包含與稀釋劑惰性氣體（例如，氦（He）、氬（Ar）、氖（Ne）、氪（Kr）、氙（Xe）、及其組合）結合使用。該操作將若干埃厚度的含碳材料表面改質，以形成具有比主體含碳材料更弱之鍵結能量的改質層。在各種實施例中，弱氧化劑係在無偏壓或低偏壓情況下作為電漿而提供至基板。例如，在各種實施例中，將弱氧化劑引入至電漿處理腔室，並開啟電漿電源功率以激發電漿，以促進弱氧化劑吸附至含碳材料的表面上。偏壓可在低功率或電壓下施加，例如介於約5V與約15V之間、或高達約50V的自偏壓。電漿功率可設定於約15W與約300W之間的功率。吾人將理解，用語「偏壓電力」及「偏壓電壓」在本文中可互換地使用，以描述當施加偏壓至基座時，對該基座所設定的電壓。如本文中所述之偏壓電力或偏壓電壓係以伏特為單位量測，其係以單位「V」或「Vb」表示，其中b意指偏壓。
在202c中，將弱氧化劑從腔室加以驅淨。在202d中，將移除氣體氬導入，伴隨有以Ar +電漿物種及箭頭所指示的方向性電漿，且離子轟擊係加以執行以移除基板的改質碳表面。在此操作期間，施加偏壓至基板，從而將離子朝向該基板吸引。在脫附操作中，惰性氣體電漿（例如，He、Ar、Xe、或N 2）可用以移除改質層。雖然在202d中描繪氬，但吾人將理解，任何適當的惰性氣體可用以產生用於此操作的電漿。在諸多實施例中，在移除期間所施加之偏壓電力可介於約30V與約100V之間。偏壓電力可選擇成使得提供至基板的能量低於濺射基板所需的能量、但高於將改質層從基板移除所使用的能量。電漿功率可設定於約30W與約500W之間的功率。
在202e中，將腔室驅淨，並移除副產物。在各種實施例中，在一個循環中可移除約1Å與約130Å之間的材料。若使用較強的氧化劑，則蝕刻速率可比使用較弱氧化劑的情形更大。舉例來說，就例如氧（O 2）的強氧化劑而言，惰性電漿氣體可為Ar，且可移除約10Å至約30Å的光阻材料。在一些實施例中，若所使用之弱氧化劑為二氧化碳，且用以移除改質層的惰性氣體電漿為氦，則每一循環可蝕刻約2Å與3Å之間的材料。在ALE製程之後，含碳材料的蝕刻後表面通常係平滑的。例如，在一些實施例中，ALE製程後之表面的方均根粗糙度可小於約0.5nm（Rrms＜ 0.5 nm）。
雖然上述製程條件及化學品可在一些實施例中使用，一些實施例可包含不同類型的光阻，例如含金屬化學性增強光阻（CAR）或金屬氧化物無機材料，且亦可包含在下層上的選擇性沉積，例如無機材料、金屬、介電質、金屬氧化物、及其他適合的材料。這些不同的實施例可利用更廣範圍的化學品或氣體，以及例如偏壓、溫度、壓力、脈衝等的處理條件。調制此等製程條件允許有效的缺陷減輕、圖案保真度改善、及結構的平滑化。
圖3顯示一製程流程圖，用於執行若干所揭露實施例。在操作310中，在第一硬遮罩材料上執行微影，以在該第一硬遮罩材料中形成第一部分形成的特徵部、及一第二特徵部。在各種實施例中，第一硬遮罩在受處理基板的最頂層。在各種實施例中，微影在提供到一製程腔室之具有第一硬遮罩材料的一基板上執行。該第一硬遮罩可為含碳、含矽、或含錫材料。在一些實施例中，第一硬遮罩為含碳材料，例如非晶碳或旋塗碳，或者可為光阻。在一些實施例中，第一硬遮罩為含矽材料，例如非晶矽。在一些實施例中，第一硬遮罩為含錫材料，例如錫氧化物或錫氮化物。雖然將第一硬遮罩材料稱為「硬遮罩材料」，要理解在許多實施例中，第一硬遮罩材料為光阻。
在各種實施例中，完整形成的特徵部具有介於約15 nm與約100 nm之間的特徵部開口。
在各種實施例中，第一硬遮罩為包含藉由旋塗技術沉積之碳的光阻，且EUV、DUV、或浸潤式微影係在第一硬遮罩上執行。
第一硬遮罩可藉由旋塗技術沉積。在微影之前，第一硬遮罩可在一微影堆疊中於一或多層上加以沉積。該微影堆疊的一或多層可包含在第一硬遮罩下方的一或多個硬遮罩。在一些實施例中，第一硬遮罩為使用EUV或DUV蝕刻的光阻，且在EUV或DUV之前在具有一或多個下層硬遮罩的基板上加以沉積。在一些實施例中，第一硬遮罩為在一微影堆疊中的一層。
舉例來說，在第一硬遮罩層下方並與其緊鄰的層，可具有與第一硬遮罩相同的成分。此層在此處稱為「相鄰下層」。該相鄰下層可具有與第一硬遮罩不同的成分。在一些實施例中，在第一硬遮罩層下方並與其緊鄰的該層，可亦含有碳但可由不同的技術加以沉積。在一些實施例中，該相鄰下層為矽氧氮化物、或含矽抗反射塗層（SiARC）、或旋塗玻璃、或底部抗反射塗層（BARC）。在各種實施例中，該相鄰下層為含錫膜，例如錫氧化物、或錫氮化物、或錫硫化物。在一些實施例中，該相鄰下層包含鉛氧化物、或鉛氮化物、或鉛硫化物、或其組合。在該相鄰下層為錫氧化物的情況下，可沉積較少的第二硬遮罩材料（如以下參照操作312所述）於各循環中（其可執行在相同腔室、或相同機台、或在不破壞真空的情況下），這是因為可執行方向性蝕刻而不損傷在已具有所欲深度及/或深寬比的特徵部之中的錫氧化物相鄰下層，從而達成蝕刻選擇性且同時持續蝕刻部分界定之特徵部直到此等特徵部具有基板上其他特徵部相同的深度及/或深寬比，或直到整個晶圓上特徵部的深度及/或深寬比的變異性降低。
此相鄰下層當暴露於若干蝕刻化學品時可具有相對第一硬遮罩的蝕刻選擇性，前述蝕刻化學品係例如含氧氣體及/或電漿、或含鹵素氣體及/或電漿。舉例來說，在一些實施例中，第二硬遮罩材料係較該相鄰下層至少三倍快受到蝕刻。在一些實施例中，，第一硬遮罩材料係較該相鄰下層至少三倍快受到蝕刻。要理解的是，在若干揭露的實施例中，可取決於蝕刻化學品和使用的製程條件，並取決於第一硬遮罩、第二硬遮罩、及相鄰下層的材料，將蝕刻速率比例加以調整。
相鄰下層是否具有相對於第一硬遮罩層的蝕刻選擇性，對於執行以下就操作314進一步描述的方向性蝕刻具有密切關係。在一些實施例中，對於相鄰下層使用特別的蝕刻選擇性材料，可能對基板造成增加的應力，因此，由用以沉積此等膜的沉積技術所導致的應力對相鄰下層或第一硬遮罩的效應、以及所沉積膜的厚度，係相對此處所述用以修補缺陷之蝕刻操作與沉積操作的效應而加以權衡。一些方法包含一組合之SCD與ALE。在各種實施例中，已承受微影蝕刻之基板可包含部分蝕刻的特徵部以及完整蝕刻的特徵部。已承受微影蝕刻的基板的例示示意圖在圖1B中加以描繪。在各種實施例中，基板藉由EUV微影而以微影方式蝕刻或以微影方式界定。在一些實施例中，基板藉由DUV微影而以微影方式蝕刻或以微影方式界定。
在操作312中，第二硬遮罩材料在一深寬比相依沉積技術中於第一硬遮罩材料上加以蝕刻。在一些實例中，沉積係藉由質量擴散技術加以執行。舉例來說，在一些實施例中，第二硬遮罩藉由電漿輔助化學氣相沉積加以沉積。在許多實施例中，第二硬遮罩不藉由例如原子層沉積、或電漿輔助原子層沉積之保形膜沉積技術來沉積。沉積係使用一深寬比相依沉積技術加以執行，該深寬比相依沉積技術可在具有較大開口的特徵部中沉積更多材料及在具有較小開口的特徵部中沉積較少材料。在一些實施例中，特徵部為垂直的，且具有側壁和底部以及在基板上介於特徵部之間的場區域。在各種實施例中，在此等特徵部上第二硬遮罩的沉積，導致在側壁上的若干沉積而在基板的場區域處及底部處的大多數沉積。在一些實例中，這在此處意指，與基板的垂直表面（例如，特徵部的側壁）相比，在基板的水平表面上偏向性（preferentially）沉積較多的第二硬遮罩材料。
在各種實施例中，第二硬遮罩係與第一硬遮罩相同成分。在一些實施例中，第二硬遮罩具有與第一硬遮罩不同的成分。在一些實施例中，第二硬遮罩和第一硬遮罩二者包括含碳材料。在一些實施例中，第二硬遮罩及第一硬遮罩包括含矽材料。在一些實施例中，第二硬遮罩材料為含矽材料，例如二氧化矽、或矽氮化物。在一些實施例中，第二硬遮罩具有與第一硬遮罩不同的晶格結構。舉例來說，在一些實施例中，第二硬遮罩材料及第一硬遮罩二者含有碳，但第一硬遮罩材料係藉由旋塗技術沉積，造成與對於第二硬遮罩之PECVD沉積的碳材料不同的晶格結構。在一些實施例中，第二硬遮罩和第一硬遮罩包括含錫材料。
在一些實施例中，第二硬遮罩材料為非晶碳材料。在一些實施例中，第二硬遮罩材料為摻雜來自元素週期表III、IV、V、VI、或VII族之適合元素（例如氧、氮、氟、矽、錫、及其組合）的非晶碳。非晶碳可為介於約0.1與約50%摻雜。在一些實施例中，小量的摻雜劑可改變經摻雜之非晶碳膜的蝕刻速率及應力。摻雜劑的量及所使用的摻雜劑可加以選擇，以調整第二硬遮罩材料的所欲蝕刻速率和應力。
在各種實施例中，第二硬遮罩和第一硬遮罩可包含相同的原子但不同的分子結構，例如不同的晶格結構。舉例來說，在一些實施例中，第一硬遮罩為旋塗碳而第二硬遮罩為電漿輔助化學氣相沉積的非晶碳。
在一些實施例中，第二硬遮罩為錫氧化物。要理解，在一些實施例中，第二硬遮罩不一定是化學計量膜。舉例來說，在一些實例中，該膜是次化學計量膜。舉例來說，含錫氧化物膜可為氧化錫或二氧化錫，其可包含介於約0.45到約1.05之間的錫對氧原子比例。在一些實施例中，可移除膜為錫（II）氧化物，具有SnO的化學結構。在一些實施例中，可移除膜為錫（IV）氧化物，具有SnO 2的化學結構。適合的含錫前驅物的例子包含鹵化含錫前驅物（例如錫（IV）氯化物（SnCl 4）、及錫（IV）溴化物（SnBr 4）），以及非鹵化含錫前驅物，例如有機錫化合物，其包含烷基取代的錫醯胺及類似者。適於ALD的烷基取代錫醯胺的特定例子包含肆（二甲基胺基）錫、肆（乙基甲基胺基）錫、N 2,N 3-二叔丁基-丁烷-2,3-二胺基錫（II）、及1,3-雙（1,1-二甲基乙基）-4,5-二甲基-（4R,5R）-1,3,2-二氮雜錫戊環-2-亞基 （1,3-bis(1,1-dimethylethyl)-4,5-dimethyl-(4R,5R)-1,3,2-diazastannolidin-2-ylidene）。含氧反應物包含但不限於氧（O 2）、臭氧（O 3）、水（H 2O）、過氧化氫（H 2O 2）、一氧化氮（NO）。
第二硬遮罩材料可藉由用於深寬比相依沉積的任何合適技術加以沉積。舉例來說，在PECVD中，第二硬遮罩材料可藉由將第一硬遮罩材料暴露於含碳前驅物及用以沉積碳的還原劑而加以沉積。舉例來說，含碳前驅物的一個例子為甲烷。
在一些實施例中，第二硬遮罩材料可為含矽材料，例如矽氧化物、矽氮化物、或另一含矽材料。在各種實施例中，此等膜可使用含矽前驅物加以沉積。舉例來說，在一個例子中，矽氧化物材料的PECVD可藉由使用含矽前驅物加以執行，該含矽前驅物係例如矽氯化物，或任何其他適合的矽烷， 包含矽烷、二矽烷、烷基矽烷、氯矽烷、溴矽烷、及碘矽烷。「矽氧化物」此處意指包含Si xO y的任何及所有化學計量可能性，包含x及y的整數數值及x及y的非整數數值。舉例來說，「矽氧化物」包含具有化學式SiO n的化合物，其中1≦n≦2，其中n可為整數或非整數數值。「矽氧化物」可包含次化學計量化合物，例如SiO 1.8。「矽氧化物」亦包含二氧化矽（SiO 2）及一氧化矽（SiO）。「矽氧化物」亦包含自然和合成變體二者，且亦包含任何及所有晶體及分子結構，包含圍繞中心矽原子之氧原子的四面體配位。「矽氧化物」亦包含非晶矽氧化物及矽酸鹽。
圖4A到4D為承受此處所述各種操作的例示基板的示意圖。在圖4A中，提供例如圖1B所顯示的基板。基板包含第一硬遮罩材料421，其以微影界定以形成第二特徵部440及第一特徵部442。微影圖案化的第一硬遮罩材料421可在一或多層之上，包含相鄰下層413、下層415、下層417、及目標層419。
在此範例中，第二特徵部440為完整界定的特徵部，具有所欲的深寬比及臨界尺寸。在一些實施例中，第二特徵部440具有介於約15 nm與約100 nm之間的特徵部開口寬度。
第一特徵部442係由於微影技術及隨機效應所致之部分界定的特徵部，且未充分蝕刻而具有小於所欲深寬比及/或深度的深寬比及/或深度。在各種實施例中，第一特徵部442包含在第一特徵部442底部處的第一硬遮罩材料。要理解的是，基板可包含許多特徵部，其每一者可具有各種不同的深度、深寬比、及臨界尺寸，且其中一些為完整界定的，如第二特徵部440所顯示。亦要理解，完整界定的特徵部可與其他完整界定的特徵部相鄰或不相鄰。在一些實施例中，整個基板上有缺陷特徵部的存在可為隨機的。
在沉積或蝕刻之前，且在於第一硬遮罩材料421之上微影界定特徵部之後，第一特徵部442的深寬比可在第二特徵部440之深寬比的約1%至約10%之內。在一些實施例中，在沉積或蝕刻之前，且在於第一硬遮罩材料421之上微影界定特徵部之後，第一特徵部442的臨界尺寸可在第二特徵部440之臨界尺寸的約0.5%至約1%之內。
例如PECVD的深寬比相依沉積係加以執行，其中將例如含碳（C）材料的第二硬遮罩材料422沉積在光阻圖案上，使得在第一硬遮罩材料421（例如光阻圖案）的場表面頂部的厚度（描繪於箭頭422a處）（標示以厚度 o）係高於側壁上所沉積之第二硬遮罩422的厚度（描繪於箭頭422b處）。在一些實施例中，已承受圖3操作312的膜形成與圖4A類似的結構。在各種實施例中，第二硬遮罩材料422為碳硬遮罩。在各種所揭露的實施例中，標示厚度 n i 的較薄或較少的第二硬遮罩材料422係沉積在例如第一特徵部442之較小的孔之中（部分由於深寬比相依沉積速率），而標示厚度 m i 的較多或較厚的第二硬遮罩材料422係沉積在例如第二特徵部440之較大的孔之中。此外，要注意的是，在若干製程條件下，於特徵部底部處沒有第二硬遮罩材料沉積（舉例來說， n i 及/或 m i 為0）。在各種實施例中，於特徵部底部處沉積的第二硬遮罩材料的厚度遠薄於頂部（亦即是， m i 小於 o，且/或 n i 小於 o）。
在各種實施例中，在沉積之後且在蝕刻之前， o的厚度介於約2 nm與約10 nm之間。在各種實施例中， m i 可介於約1 nm與約5 nm之間。在各種實施例中， n i 可介於約0 nm與約2 nm之間。這些例示厚度係提供為若膜在一個循環中沉積的情況下厚度之範例，一循環係由操作312的一個操作加以定義。
如以上所述，在一些實施例中，對於不同類型的第一硬遮罩材料421，用於沉積的處理條件和氣體可能不同。沉積製程條件可加以訂制，使得在孔的底部處沒有淨沉積的第二硬遮罩材料厚度，藉此達成選擇性或偏向性沉積。蝕刻選擇性可取決於沉積之材料，且因此用於沉積第二硬遮罩材料之不同技術可造成不同的蝕刻選擇性。沉積製程條件可加以調整，以調制所沉積第二硬遮罩材料相對於第一硬遮罩材料的蝕刻速率，該第一硬遮罩材料係例如有機光阻以及具有在EUV及/或DUV波長範圍之感光性的光阻材料的其他製劑。在一個例子中，執行沉積可藉由：將基板暴露於例如甲烷（CH 4）之含碳化學品，使得碳材料偏向地沉積在基板的特定表面上。此處所述偏向性或選擇性沉積係關於幾何偏向性 — 亦即是，在一表面上相對於相同基板上於基板不同區域處（例如特徵部的頂部處或底部處的幾何位置）的另一表面有更多沉積。雖然描述甲烷作為例子，可使用其他含碳化學品，其可具有化學式C xH y，其中x及y為大於或等於1的整數。在一些實施例中，含碳第二硬遮罩材料的偏向性沉積當使用於此處可稱為「選擇性碳沉積」或「SCD」。選擇性碳沉積可利用低偏壓（自偏壓電力=約5 V至約15 V）及在約30 W至約500 W範圍之低RF電漿功率而加以執行。在一些實施例中，含碳化學品可與一個以上稀釋劑結合以產生電漿。例示稀釋劑包含氮、氦、氬、氫、及其組合。
回到圖3，在操作314中，基板係加以方向性蝕刻。在一些實施例中，第二硬遮罩材料係在操作314期間加以蝕刻。在蝕刻期間，在一些實施例中，第二硬遮罩材料保護第一硬遮罩材料的場區域。在各種實施例中，方向性蝕刻可使用ALE執行。在各種實施例中，施加偏壓，以允許蝕刻受到方向性地執行。如上所述，ALE的一個循環涉及改質氣體的吸附以改質基板的表面，接著進行暴露於移除氣體以移除改質表面。在一些實施例中，腔室在改質與移除操作之間加以驅淨。在一些實施例中，電漿在改質與移除操作其中至少一者期間加以點燃。在各種實施例中，操作314的一個實例涉及執行一個循環的ALE。在各種實施例中，操作314的一個實例涉及執行超過一個循環的ALE。
如上所述，在一些實施例中，過飽和ALE可加以執行。舉例來說，若基板的表面可在約 x秒內（例如約1秒）以第一蝕刻劑加以飽和以改質基板表面，過飽和ALE可涉及將基板暴露於第一蝕刻劑達至少2 x（例如，足以在ALE中使基板飽和之持續時間的至少二倍）、3 x、或10 x、或更長的持續時間。在各種實施例中，ALE為自限制性的；亦即是，僅受改質者在單一循環中受到移除。因此，在一些過飽和ALE製程中，約1 Å至約10 Å的材料可在單一循環中加以移除。在非過飽和ALE的一些實施例中，約3 Å以下、或大約一單層之材料係在單一循環中加以移除。在一些實施例中，過飽和ALE可在一個循環中蝕刻介於約5 nm與約10 nm之間的材料。
改質氣體及移除氣體化學品基於受蝕刻材料而加以選擇。在若干揭露的實施例中，由於第二硬遮罩材料的沉積縱使在特徵部底部處亦形成第二硬遮罩材料，且沉積係在第一硬遮罩材料之上執行（針對第一硬遮罩材料，期望蝕刻達成與所欲特徵部深度及深寬比相同的特徵部深度及深寬比），改質氣體及移除氣體化學品能夠蝕刻第二硬遮罩材料與第一硬遮罩材料二者。蝕刻係在一深寬比獨立的方法中執行，使得ALE在所有的特徵部之中相等地執行。然而，由於沉積為深寬比相依，根據若干所揭露實施例在深寬比獨立技術中蝕刻特徵部以及循環地執行沉積與蝕刻，導致形成具有特徵部的一基板，該等特徵部具有降低的尺寸變異性及降低的深寬比變異性，使得整個基板上特徵部越來越接近相同尺寸。更具體而言，在基板的臨界尺寸分布上的最小與最大臨界尺寸（舉例來說，分布的遠尾部，例如6σ）受到修改，使得該分布的離度受到顯著地縮減或消除。
圖4B到4D顯示承受若干所揭露實施例之操作的例示基板。圖4B顯示一基板，具有目標層419、下層417、下層415、相鄰下層413、圖案化的第一硬遮罩層421、及第二硬遮罩材料432，其已藉由ALE加以方向性蝕刻。在各種實施例中，這是已承受圖3的操作314之基板的例子。虛線422 ℓ描繪在蝕刻之前第二硬遮罩層432的厚度 o，而以實線描繪之第二硬遮罩層432顯示在藉由ALE蝕刻之後第二硬遮罩材料432的厚度。在第二特徵部450的底部450b處膜的厚度 m i 為在ALE之前第二特徵部450的底部450b處的厚度，而第二特徵部450的底部450b處膜的厚度 m j 為在執行ALE之後的厚度。類似地，在第一特徵部452的底部452b處膜的厚度 n i 為在ALE之前的厚度，而厚度 n j 為在ALE之後的厚度。要理解，在各種實施例中， m i - m j 大約等於 n i - n j 。
在各種實施例中，在一循環的沉積與蝕刻之後， m j 可小於一循環之前的厚度約0.1 nm到約0.5 nm之間。在各種實施例中，在一循環的沉積與蝕刻之後， n j 可小於一循環之前的厚度約0 nm到約0.2 nm之間。
如在例子中所顯示，由於第二特徵部450大於（在深寬比與特徵部寬度或臨界尺寸二者）第一特徵部452，使用例如ALE之深寬比獨立蝕刻技術之蝕刻，在第二特徵部450與第一特徵部452二者的底部處移除相同的材料厚度。然而，在沉積與蝕刻的循環的過程期間，第二特徵部450的厚度大於第一特徵部452的厚度，使得最終，第一特徵部452的底部452b處的第二硬遮罩材料432將完全地移除，且各循環之蝕刻與沉積因而蝕刻第一硬遮罩材料421，縮減厚度 z至趨近0。
回到圖3，在操作316中，操作312及314係循環地重複，以最終移除在第一特徵部中於第二硬遮罩材料下方的第一硬遮罩材料，並藉此降低特徵部尺寸上的變異性，包含深寬比及/或特徵部深度及/或臨界尺寸。在各種實施例中，操作312及314在相同機台中、或在相同腔室中、或在不破壞真空的情況下執行。在各種實施例中，操作312與314的重複操作形成一些實施例，其中在操作314期間，受蝕刻基板上的材料為在第一特徵部之中的第一硬遮罩材料。在一些實施例中，操作312與314重複直到第一與第二特徵部的平均臨界尺寸為至少約15 nm。在一些實施例中，操作312與314重複直到第一與第二特徵部的臨界尺寸之間的差異小於1 Å。在一些實施例中，操作312與314循環地重複，以移除第一特徵部底部處的第一硬遮罩材料而暴露相鄰下層。在一些實施例中，操作312與314循環地重複，直到將第一硬遮罩材料上的所有特徵部加以蝕穿第一硬遮罩材料的厚度。
一個循環包含第二硬遮罩材料的沉積及一個方向性蝕刻操作。在一些實施例中，一個循環包含第二硬遮罩材料的沉積及一個ALE循環。亦即是，一個重複操作312與314的循環包含以下操作：暴露基板於第二硬遮罩材料前驅物及反應物；暴露基板於一改質氣體達至少足以完全吸附至基板暴露表面上的持續時間；及暴露基板於一移除氣體。在另一例子中，一個重複操作312與314的循環包含以下操作：暴露基板於第二硬遮罩材料前驅物及反應物；暴露基板於一改質氣體達大於足以完全吸附至基板之暴露表面上之持續時間的一持續時間；及暴露基板於一移除氣體。在另一例子中，一個重複操作312與314的循環包含以下操作：暴露基板於第二硬遮罩材料前驅物及反應物；暴露基板於一改質氣體達至少足以完全吸附至基板暴露表面上的持續時間；將容納基板的腔室驅淨；暴露基板於一移除氣體；及將該腔室驅淨。在另一例子中，一個重複操作312與314的循環包含以下操作：暴露基板於第二硬遮罩材料前驅物及反應物；暴露基板於一改質氣體達大於足以完全吸附至基板暴露表面上之持續時間的一持續時間；及暴露基板於一移除氣體。在另一例子中，一個重複操作312與314的循環包含以下操作：暴露基板於第二硬遮罩材料前驅物及反應物；將容納基板的腔室驅淨；暴露基板於一改質氣體達大於足以完全吸附至基板暴露表面上之持續時間的一持續時間；暴露基板於一移除氣體；及將該腔室驅淨。在一些實施例中，在暴露於改質氣體與暴露於移除氣體其中至少一者期間，將電漿點燃。
在一個例子中，一個重複操作312與314的循環包含以下操作：暴露基板於甲烷而以深寬比相依的方式（例如PECVD）沉積含碳膜；暴露基板於含氧改質氣體達大於足以完全吸附至基板之暴露表面上之持續時間的一持續時間；及暴露基板於一移除氣體。
圖4C顯示已承受若干所揭露實施例的一個以上循環之基板的例子。虛線422 ℓ顯示在蝕刻之前來自圖4A之第二硬遮罩材料的厚度。與圖4B相比，第二硬遮罩444受到蝕刻，使得在第二特徵部460的底部460b處沒有第二硬遮罩材料444，且類似地，在第一特徵部462的底部462b處沒有第二硬遮罩材料444。在一些實施例中，當在第一特徵部462的底部處沒有第二硬遮罩材料時，可能在第二特徵部460的底部處仍有若干第二硬遮罩材料444。在此例子中，第一硬遮罩材料421尚未受到蝕刻，因為在第二特徵部460與第一特徵部462之間特徵部深度的差異仍為 z。
圖4D顯示在多個循環的沉積與蝕刻之後來自圖4C之基板的例子，其中第一硬遮罩材料431於第一特徵部472的底部472b處目前已受到蝕刻。要注意的是，藉由 z指示的第二特徵部470與第一特徵部472之間厚度的先前差異已縮減 x，造成第二特徵部470與第一特徵部472之間厚度的差異為 z-x。隨著多個循環之沉積與蝕刻加以執行， x趨近 z使得 z-x趨近0，因而降低特徵部深度的變異性，且第一特徵部472的特徵部深度接近第二特徵部470的特徵部深度。如所顯示，在基板的場區域上仍有若干厚度的第二硬遮罩材料443。雖然此示意圖顯示在第二特徵部470與第一特徵部472的側壁上的若干第二硬遮罩材料443，要理解在一些實施例中，側壁上的第二硬遮罩材料443亦可能受到蝕刻。在一些實施例中，未使用偏壓的蝕刻更可能蝕刻在側壁443s上的第二硬遮罩材料443。在一些實施例中，在側壁443s上的一些殘餘第二硬遮罩材料443可能是可容忍的，只要第一特徵部472受到充分蝕刻至與第二特徵部470相同的特徵部深度。在各種實施例中，製程條件以及沉積與蝕刻可加以調制，以調整第一特徵部472與第二特徵部470的輪廓，使得第一特徵部472的深寬比接近第二特徵部470的深寬比。舉例來說，蝕刻涉及施加偏壓之沉積與蝕刻循環、以及蝕刻不涉及施加偏壓之沉積與蝕刻循環二者的組合可加以使用，以蝕刻第一特徵部472至所欲深度同時亦修整第一特徵部472的側壁，俾使重複的循環以及此等循環的整體組合蝕刻第一特徵部472以具有與第二特徵部470類似的深寬比。
沉積與蝕刻的重複循環不會蝕刻相鄰下層413，因為在各循環中的沉積允許在第二特徵部470中形成與第一特徵部472相比較厚的第二硬遮罩材料，且由於深寬比獨立蝕刻而在第二特徵部470與第一特徵部472二者之中蝕刻相同量的後續方向性蝕刻因而在第二特徵部470之中蝕刻第二硬遮罩材料，且同時在第一特徵部472之中蝕刻一些第二硬遮罩材料以及第一硬遮罩材料。在一些實施例中，相鄰下層413具有相對於第一與第二硬遮罩材料的蝕刻選擇性，因此重複循環的蝕刻與沉積可能不會劣化相鄰下層413的表面，縱使在第二特徵部的底部的表面上沒有第二硬遮罩材料。
在若干所揭露實施例中，可執行第二硬遮罩材料的選擇性沉積與基板的ALE數個循環，以最終從部分界定之特徵部的側壁和底部完整移除第一硬遮罩材料，以取得所欲特徵部規格並在整個基板上對於各個不同的特徵部達成一致的深寬比及特徵部深度。亦即是，選擇性沉積與ALE的循環可加以執行，俾使完整界定的特徵部的特徵部深度與部分界定的特徵部的特徵部深度之間的差異趨近0。在一些實施例中，選擇性沉積與ALE的循環可加以執行，使得完整界定之特徵部的特徵部深寬比與部分界定之特徵部的特徵部深寬比之間的差異趨近0。在一些實施例中，由於所沉積的含碳材料與光阻之間的蝕刻速率差異，在ALE期間，較小的孔之臨界尺寸增長並更接近較大的孔。並且，相對於光阻之所沉積含碳材料移除的量係在ALE期間精確地控制。ALE的一個特徵為自限制的材料移除速率，其一般造成與結構深寬比（高度對寬度比例）獨立的蝕刻速率。
在此例子中，關注的結構為在光阻中微影界定的孔圖案，無論該孔圖案為完全清除（將光阻顯影去除）至底部或是僅部分清除，僅部分清除係視為一缺陷且因此為非期望的。ALE操作的製程條件可取決於光阻類型而不同。例示製程條件參照圖2及3提供如上。一般而言，上述二個操作（圖3的操作312及314）以循環方式重複，直到較小（有缺陷的）孔從光阻殘留物加以完整清除，且達到與良好界定的孔較接近的臨界尺寸，如圖4A-4D所顯示。在ALE期間的蝕刻條件係加以調制，以與例如SCD含碳材料之第二硬遮罩材料及/或例如光阻的第一硬遮罩材料相比達成相鄰下層（其如上所述可為有機的，例如SiARC，或為無機的，例如金屬氧化物）的可忽略之蝕刻速率。
圖4E顯示在沉積與蝕刻的各個不同循環之後的基板。第一硬遮罩材料441於第一特徵部482的底部482b處加以蝕刻，以暴露相鄰下層413。類似地，第二特徵部480的底部480b亦暴露相鄰下層413。基板的輪廓係與虛線422 l比較，虛線422 l顯示在第二硬遮罩材料492沉積之後於蝕刻之前以及於多個循環的沉積與蝕刻之前基板的輪廓。
在各種實施例中，執行沉積與蝕刻的循環，直到第一及第二特徵部的平均臨界尺寸係約25 nm以下或至少約15 nm。在各種實施例中，在所欲特徵部臨界尺寸為20 nm的例子中，執行沉積與蝕刻的循環，直到第一及第二特徵部的臨界尺寸之間的差異小於約0.2 nm，或彼此約1%以內。
結果，在沉積與蝕刻的各個循環結束時（於圖4E中顯示），觀察到對於非常大數量的介層窗通孔的三個特徵：第一，良好界定的介層窗通孔（第二特徵部480）的臨界尺寸（CD）相對於輸入的微影尺寸未顯著地改變（增加或減少）；第二，「有缺陷的」介層窗通孔（第一特徵部482）的底部482b處「非期望的」光阻「殘留物」（由光阻製程隨機性所導致）受到移除，且臨界尺寸更接近目標或所欲臨界尺寸；及第三，在未暴露區域（由箭頭441a描繪）（在正型微影的情況下）之中光阻或第一硬遮罩材料441的厚度係維持成接近（或略為大於）在微影製程完成之後（在任何SCD或ALE之前，但在EUV微影之後）的光阻厚度。由箭頭441a指示的未暴露區域具有與在微影之後以及在沉積和蝕刻循環之前的厚度類似之厚度，這是因為所沉積的第二硬遮罩材料492保護第一硬遮罩材料441免於在執行以從第一特徵部482的底部482b移除第一硬遮罩材料441的蝕刻期間受到蝕刻。在光阻中所得的最終圖案在圖4E中顯示。最終，第一硬遮罩材料圖案可藉由蝕刻製程加以轉移進下方硬遮罩堆疊（413、415、417等），且最終進入目標層419。
圖5為一個例示實施例的製程流程圖，其中ALE及SCD根據若干揭露的實施例加以執行。雖然圖5關於含碳材料的沉積及使用原子層蝕刻之方向性蝕刻，要理解的是，所揭露的實施例不限定於含碳材料沉積或使用此所描述技術的蝕刻。取決於經受微影之第一硬遮罩材料，且取決於相鄰下層材料，任何其他適合的第二硬遮罩材料可加以使用。此外，其他蝕刻方法可加以使用。舉例來說，在各種實施例中，可使用深寬比獨立蝕刻技術或另一逐層自限制蝕刻技術。
回到圖5，在一些實施例中，圖5的操作可在具有介於約5毫托與約100毫托之間腔室壓力的腔室中加以執行。圖5的操作可執行於以下基板溫度：介於約0 ℃與約120 ℃之間，或介於約20 ℃與約60 ℃之間，或介於約0 ℃與約60 ℃之間。將理解基板溫度意指固持基板之基座或晶圓固持器所設定至的溫度。在圖5所顯示的操作，概述可如以上就圖3所述加以執行的例示操作。操作503-507可對應圖3的操作312，且操作509-515可對應圖3的操作314。圖3的操作310可在圖5的操作501之前執行。在一些實施例中，操作501-509係在相同腔室中、或在相同機台中，或在不破壞真空的情況下加以執行。
在操作501中，將先前經受微影的基板提供至腔室。在各種實施例中，基板包括含碳材料。如上所述，含碳材料可包含光阻、或石墨烯、或非晶碳。操作501可與圖2的201a及202a所描繪示意圖對應。在操作501中所提供的基板包含部分界定的特徵部（例如圖1B中的第二特徵部142）及完整界定的特徵部（例如在圖1B中的第一特徵部140）。
在操作503中，將基板暴露於含碳化學品，以將一層含碳材料形成在基板上。沉積以深寬比相依方式執行。舉例來說，在一些實施例中，PECVD使用含碳化學品執行，以在基板的表面上形成含碳材料，使得相較於較小特徵部的底部處有較多的含碳材料沉積於較大特徵部的底部處。這可在一些實施例中使用，以在基板的含碳表面上填充裂隙。此操作可對應圖3的操作312。在一些實施例中，沉積係使用電漿加以執行，且在一些實施例中，偏壓可加以施加。碳沉積可利用低偏壓（例如，自偏壓電力 = 約5 V到約15 V）以及在約30 W至約500 W範圍的低RF電漿功率加以執行。在一些實施例中，含碳化學品可與一個以上稀釋劑結合以產生電漿。例示稀釋劑包含氮、氦、氬、氫、及其組合。
操作505為選用性的。在操作505中，將基板選用性地暴露於惰性氣體電漿以鈍化基板的多個區域並允許在後續循環中的偏向性沉積，使得含碳材料係偏向性地沉積在基板的水平表面上。可藉由流入氫、氦、氮、氬、及氖其中任何一或多者並點燃電漿，將惰性氣體電漿產生。電漿可使用介於約30 W與約500 W之間的電漿功率加以點燃。
在一些實施例中，腔室可在執行操作503與505之間加以驅淨。在一些實施例中，基板可在執行所述操作任何者之間加以驅淨一或多次。在各種實施例中，操作503與505可選用性地以循環方式重複，且循環可在於執行操作503與505之間有或無驅淨操作的情況下執行。
在操作507中，腔室可選用性地驅淨。在一些實施例中，驅淨在操作503與505之間執行，或僅在操作503之後執行，或僅在操作505之後執行。要理解的是，可使用任何適合的驅淨技術藉由從腔室泵抽氣體、或藉由流入一或多種惰性氣體、或其組合，執行如此處所述的驅淨操作。
在操作509中，將基板於改質化學品，例如含氧氣體（例如氧、CO 2），或在一些實例中的氟碳氣體，以將基板的表面改質。在一些實施例中，在操作503中沉積的含碳材料係加以改質。在一些實施例中，在先前經受微影之含碳材料下方的光阻受到改質。在一些實施例中，受到改質的基板表面上的材料在特徵部與特徵部間不同。舉例來說，在一些實施例中，一些特徵部的底部包含光阻，而其他特徵部的底部包括含碳材料。在特徵部底部處的材料可取決於特徵部的深寬比、特徵部深度、及基板已暴露於之沉積與蝕刻循環的數量。在各種所揭露實施例中，在表面上的含碳材料係加以改質。此操作可與圖2的201b和202b中所描繪的示意圖對應。在各種實施例中，將基板暴露於改質化學品達大於足以改質基板一單層之持續時間的一持續時間。在一些實施例中，改質化學品係用以使表面過飽和，使得約1至約5原子層之間的受改質之材料受到改質。改質化學品可加以選擇，使得它適於改質例如光阻的第一硬遮罩材料及例如含碳材料的第二硬遮罩材料二者。
在操作 511中，將腔室選用性地驅淨，以自腔室移除過剩的改質化學品（例如弱氧化劑，即CO 2）。此操作可對應圖2的202d。可藉由將腔室排空或停止改質化學品流量並流入非反應性惰性氣體（例如氦或氬）以移除多餘的氣相改質化學品，將腔室加以驅淨。
在操作513中，將基板暴露於移除化學品，例如惰性氣體電漿，以移除改質的表面。在操作513期間，施加一偏壓，以對於惰性氣體電漿產生足夠能量以在沒有濺射基板的情況下移除改質表面。在一些實施例中，可不使用電漿。在一些實施例中，可不使用偏壓。在一些實施例中，僅電漿而不需偏壓係足以移除改質表面。移除化學品可加以選擇，使得它適於蝕刻例如光阻的第一硬遮罩材料以及例如含碳材料的第二硬遮罩材料二者。移除化學品可取決於所選擇的改質化學品而加以選擇。
在操作515中，腔室係選用性加以驅淨，以從腔室移除呈氣相的改質材料。
在操作517中，操作509-515可選用性地以循環方式重複。在一些實施例中，操作517完全不執行，使得對於在操作503中的每次含碳材料沉積，僅一個循環的操作509-515加以執行。
在操作599中，判定基板是否已充分蝕刻而在基板上形成所欲表面。若否，操作503-517可選用性重複 x個循環，其中 x為等於或大於1的整數。在一些實施例中，操作509-517僅在一些而非所有重複的循環中加以重複，而在一些實施例中，操作509-517在每一循環中重複。
在各種實施例中，操作503-517可對於廣範圍之光阻和下層材料，以及其他類型的圖案（例如線-間隔光柵）加以調制或變化。舉例來說，對於SCD的各個選擇的持續時間所執行的重複循環的數量或ALE循環的數量，除了其它因素以外，可取決於受處理基板上提供之材料、藉由SCD所沉積的材料、受處理基板上提供的材料圖案、及在受處理基板上提供之材料下方之下層的材料。氣體化學品偏壓電力（若施加的話）、電漿條件、溫度、壓力、及其他處理條件，除了其它因素以外，亦可取決於受處理基板上提供之材料、藉由SCD沉積的材料、受處理基板上提供的材料圖案、及在受處理基板上提供之材料下方之下層的材料而變化。
藉由結合ALE製程與選擇性沉積製程，將光阻缺陷加以修補。此改善接著轉移至下方硬遮罩（例如矽氧化物/矽氮化物（SiO 2/SiN）層），且隨之轉移到關注結構，導致改善的元件變異性及效能。
ALE操作係溫和且精確，其每循環移除數位量的材料，因此蝕刻可容易地加以控制而不會過蝕刻軟光阻材料。類似地，碳基選擇性沉積使用非常低的來源功率（例如，變壓器耦合電漿或TCP）且不使用偏壓，且沉積可在不損傷光阻的情況下執行。
在一些實施例中，選擇性碳沉積可為選用性的。舉例來說，若干這些實施例可用在可容忍一些缺陷的應用中。在一些實施例中，其他沉積技術替代選擇性碳沉積而加以執行。舉例來說，在一些實施例中，PECVD可加以執行，由於對反應物的連續暴露及特徵部幾何形狀，PECVD針對負載效應以深寬比相依方式沉積，使得較大的特徵部沉積較多材料而較小特徵部沉積較少材料。
在若干實施例中，若在整個使用光阻的圖案化製程中欲維持原始臨界尺寸，所揭露ALE操作與碳沉積的組合可使用於含碳材料之上，以改善局部臨界尺寸均勻性（LCDU）並回復臨界尺寸。 設備
所揭露之實施例可在任何適當的蝕刻腔室或設備中執行，例如可由Lam Research Corporation of Fremont, CA取得的Kiyo® FX。可採用之電漿蝕刻腔室的另一範例係可由Lam Research Corp. of Fremont, CA取得的Flex™反應性離子蝕刻機台。電漿蝕刻腔室的進一步說明可在美國專利第6,841,943號及第8,552,334號中找到，其係藉由參照整體併入於此。
在一些實施例中，可使用電感耦合電漿反應器。在圖6中提供另一範例。如此之ICP反應器也已在2013年12月10日申請、2016年6月7日公告、且名為「METHOD FOR FORMING A MASK BY ETCHING CONFORMAL FILM ON PATTERNED ASHABLE HARDMASK」的美國專利第9,362,133號中描述，其係針對描述（用以實施本文中所述技術之）適當ICP反應器的目的藉由參照併入於此。儘管本文中描述ICP反應器，但吾人應理解，在一些實施例中亦可使用電容耦合電漿反應器。蝕刻腔室或設備的範例可包含具有以下者的腔室：腔室壁；卡盤，其用以固持待處理的基板或晶圓，該卡盤可包含用以夾持或鬆開晶圓的靜電電極，且可利用RF電源供應器充電，其係用以供應電力至線圈，以產生電漿；及氣體流動入口，其用以引入如本文中所述的氣體。例如，改質化學品氣體、及/或選擇性沉積化學品可流動至蝕刻腔室，以分別地執行ALE、及/或沉積。在一些實施例中，設備可包含多於一個腔室，其每一者可用以蝕刻、沉積、或處理基板。腔室或設備可包含用以控制該腔室或設備之操作的一些或全部者（如，調節腔室壓力、惰性氣體流、電漿功率、電漿頻率、反應性氣體流（如弱氧化劑氣體、含碳氣體等）、偏壓電力、溫度、真空設定、及其他製程條件）的系統控制器。腔室亦可用以往基板上沉積含碳材料。
圖6示意性地顯示適用於實施本文中某些實施例之整合式電感耦合電漿蝕刻及沉積設備600的橫剖面圖，該設備600的一範例係由Lam Research Corp. of Fremont, CA生產的Kiyo™反應器。整合式電感耦合電漿蝕刻及沉積設備600包含在結構上由腔室壁及窗部611所界定的腔室601。腔室壁可由不鏽鋼或鋁製成。窗部611可由石英或其他介電材料製成。可選的格柵650將腔室601劃分成上部子腔室602及下部子腔室603。在多數實施例中，可移除電漿格柵650，從而利用由子腔室602及603構成的腔室空間。卡盤617係定位於下部子腔室603內接近底部內表面處。卡盤617係用以接收及固持半導體晶圓619，在該半導體晶圓619上執行蝕刻及沉積製程。卡盤617可為當晶圓619存在時用以支撐該晶圓619的靜電卡盤。在一些實施例中，邊緣環（未顯示）圍繞卡盤617，且具有與晶圓619的頂部表面幾乎共面（當該晶圓619存在於卡盤617上時）的上表面。卡盤617亦包含用以夾持及鬆開晶圓的靜電電極。就此目的而言，可設置濾波器及CD夾持電源供應器（未顯示）。亦可設置用以將晶圓619抬離卡盤617的其他控制系統。卡盤617可利用RF電源供應器623加以充電。RF電源供應器623係透過連接部627連接至匹配電路621。匹配電路621係透過連接部625連接至卡盤617。以此方式，RF電源供應器623係連接至卡盤617。
用於電漿產生的元件包含定位於窗部611上方的線圈633。在一些實施例中，在所揭露的實施例中不使用線圈。線圈633係由導電材料製成且包含至少完整一匝。圖6中所示之線圈633的範例包含三匝。線圈633的橫剖面係以符號顯示，且標有「X」的線圈旋轉地延伸進入頁面，而標有「●」的線圈旋轉地延伸出頁面。用於電漿產生的元件亦包含配置成供應RF電力至線圈633的RF電源供應器641。一般而言，RF電源641係透過連接部645連接至匹配電路639。匹配電路639係透過連接部643連接至線圈633。以此方式，RF電源供應器641係連接至線圈633。可選的法拉第屏蔽649係定位於線圈633與窗部611之間。法拉第屏蔽649係相對於線圈633維持隔開的關係。法拉第屏蔽649係設置於窗部611的正上方。線圈633、法拉第屏蔽649、及窗部611係各配置成彼此實質上平行。法拉第屏蔽可防止金屬或其他物種沉積在電漿腔室601的介電窗上。
製程氣體（如氧、二氧化碳、甲烷等）可通過定位於上部子腔室602中的一或更多氣體流動入口660、及/或通過一或更多側氣體流動入口670而流入腔室601中。同樣地，雖未明確顯示，但類似的氣體流動入口可用以供應製程氣體至電容耦合電漿處理腔室。例如一或二段式機械乾燥泵及/或渦輪分子泵640的真空泵可用以將製程氣體從腔室601抽出，且用以維持腔室601內的壓力。例如，泵可用以在ALE的驅淨操作期間排空腔室601。閥控制管道可用以將真空泵加以流體連接至腔室601，以選擇性地控制由真空泵所提供之真空環境的應用。這可藉由在操作性電漿處理期間採用閉迴路控制式流動限制裝置（如節流閥（未顯示）、或擺閥（未顯示））而完成。同樣地，亦可採用對電容耦合電漿處理腔室的真空泵及閥控制流體連接。
在設備的操作期間，一或更多製程氣體可通過氣體流動入口660及/或670而加以供應。在某些實施例中，製程氣體可僅通過主氣體流動入口660而加以供應，或僅通過側氣體流動入口670而加以供應。在一些情形中，圖中所示的氣體流動入口可被較複雜的氣體流動入口取代，如一或更多噴淋頭。法拉第屏蔽649及/或可選格柵650可包含容許製程氣體傳送至腔室601的內部通道及孔洞。法拉第屏蔽649及可選格柵650之任一者或兩者可用作傳送製程氣體的噴淋頭。在一些實施例中，液體汽化及傳送系統可位於腔室601的上游，使得一旦液體反應物或前驅物被氣化，則氣化的反應物或前驅物經由氣體流動入口660及/或670而引入至腔室601中。
射頻電力係自RF電源供應器641供應至線圈633，以產生流過線圈633的RF電流。流過線圈633的RF電流產生環繞線圈633的電磁場。電磁場在上部子腔室602內產生感應電流。所產生之各種離子及自由基與晶圓619的物理及化學相互作用蝕刻晶圓的特徵部，並且將層沉積在晶圓上。
若使用電漿格柵使得存在上部子腔室602及下部子腔室603兩者，則感應電流作用於存在於上部子腔室602中的氣體上，以在上部子腔室602中產生電子-離子電漿。可選的格柵650限制下部子腔室603中之熱電子的量。在一些實施例中，設備係設計及操作成使得存在於下部子腔室603中的電漿為離子-離子電漿。
上部的電子-離子電漿與下部的離子-離子電漿兩者皆可含有正離子及負離子，但離子-離子電漿將具有更高的負離子對正離子比率。揮發性蝕刻副產物及/或沉積副產物可透過埠622從下部子腔室603移除。本文中所揭露之卡盤617可操作於介於約10°C與約250°C之間範圍內的升高溫度。溫度將取決於製程操作及特定配方。
當腔室601被安裝於潔淨室或製造設施中時，該腔室601可耦接至設施（未顯示）。設施包含提供處理氣體、真空、溫度控制、及環境微粒控制的管路。當安裝於目標製造設施中時，該等設施係耦接至腔室601。此外，腔室601可耦接至轉移腔室，該轉移腔室容許機器人使用典型的自動化作業將半導體晶圓轉移進出腔室601。
在一些實施例中，控制器630（其可包含一或更多實體或邏輯控制器）控制處理腔室之操作的一些或全部者。控制器630可包含一或更多記憶體裝置及一或更多處理器。在一些實施例中，設備包含在執行所揭露之實施例時，用以控制流速及持續時間的切換系統。在一些實施例中，設備可具有高達約500 ms、或高達約650 ms的切換時間。切換時間可取決於流動化學成分、所選配方、反應器構造、及其他因素。
腔室601或設備可包含系統控制器。例如，在一些實施例中，控制器630係系統的一部分，該系統可為上述範例的一部分。如此之系統可包含半導體處理設備，該等半導體處理設備包含（複數）處理機台、（複數）腔室、（複數）處理平台、及/或特定的處理元件（晶圓基座、氣體流動系統等）。該等系統可整合有電子裝置，從而在半導體晶圓或基板的處理之前、期間、及之後控制該等系統的操作。電子裝置可稱為「控制器」，其可控制（複數）系統的諸多元件或子部件。取決於處理要求及/或系統類型，控制器630可編程為控制本文所揭露之製程的任何者，包含處理氣體的傳送、溫度設定（例如，加熱及/或冷卻）、壓力設定、真空設定、功率設定、射頻（RF）產生器設定、RF匹配電路設定、頻率設定、流率設定、流體傳送設定、位置及操作設定、（進出工具及其他轉移工具、及/或連接至特定系統或與特定系統相接合之裝載鎖室的）晶圓轉移。
廣泛地講，控制器630可定義為具有用以接收指令、發佈指令、控制操作、啟動清洗操作、啟動終點量測以及類似者之諸多積體電路、邏輯、記憶體、及/或軟體的電子裝置。積體電路可包含：儲存程式指令之韌體形式的晶片、數位訊號處理器（DSP, digital signal processor）、定義為特定用途積體電路（ASIC, application specific integrated circuit）的晶片、及/或一或更多微處理器、或執行程式指令（例如，軟體）的微控制器。程式指令可為以各種單獨設定（或程式檔案）之形式而傳達至控制器的指令，該單獨設定（或程式檔案）為執行（在半導體晶圓上的，或針對半導體晶圓的）特定製程而定義操作參數。在一些實施例中，操作參數可以是由製程工程師為了在一或更多以下者的製造期間完成一或更多處理步驟而定義之配方的一部分：一或多層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒。
在一些實施例中，控制器630可為電腦的一部分，或耦接至電腦，該電腦係與系統整合、耦接至系統、以其他網路的方式接至系統、或其組合的方式而接至系統。舉例而言，控制器630可在能容許遠端存取晶圓處理之「雲端」或廠房主機電腦系統的全部、或部分中。電腦可使系統能夠遠端存取，以監控製造操作的目前進度、檢查過去製造操作的歷史、自複數的製造操作而檢查其趨勢或效能度量，以改變目前處理的參數、設定目前處理之後的處理步驟、或開始新的製程。在一些範例中，遠端電腦（例如，伺服器）可通過網路提供製程配方至系統，該網路可包含區域網路或網際網路。遠端電腦可包含使得可以輸入參數及/或設定、或對參數及/或設定進行編程的使用者介面，該參數及/或設定自遠端電腦傳達至系統。在一些範例中，控制器以資料的形式接收指令，該指令為即將於一或更多操作期間執行之處理步驟的每一者指定參數。吾人應理解，參數可特定地針對待執行之製程的類型、以及控制器與之介接或加以控制之機台的類型。因此如上所述，控制器可為分散式，例如藉由包含以網路的方式接在一起、且朝向共同之目的（例如，本文中所述之製程及控制）而運作的一或更多分離式控制器。用於如此目的之分散式控制器的一範例將是腔室上與位於遠端的一或更多積體電路（例如，在作業平臺層級、或作為遠端電腦的一部分）進行通訊的一或更多積體電路，兩者相結合以控制腔室上的製程。
在無限制的情況下，例示性系統可包含以下者：電漿蝕刻腔室或模組、沉積腔室或模組、旋轉淋洗腔室或模組、金屬鍍覆腔室或模組、清潔腔室或模組、斜角緣部蝕刻腔室或模組、物理氣相沉積（PVD）腔室或模組、化學氣相沉積（CVD）腔室或模組、原子層沉積（ALD）腔室或模組、原子層蝕刻（ALE）腔室或模組、離子植入腔室或模組、軌道腔室或模組、以及可在半導體晶圓的加工及/或製造中相關聯或使用的任何其他半導體處理系統。
如以上所提及，取決於即將藉由機台執行之（複數）製程步驟，控制器630可與半導體製造工廠中之一或更多的以下者進行通訊：其他機台電路或模組、其他機台元件、叢集機台、其他機台介面、相鄰的機台、附近的機台、遍及工廠而分布的機台、主電腦、另一控制器、或材料運輸中使用之機台，該材料運輸中使用之機台攜帶晶圓容器往返機台位置及/或裝載埠。
腔室601可整合於如圖7中所示的多站式機台中。每一站可用以處理不同的操作。例如，一站可用以執行例如ALE之方向性蝕刻，而另一站係用以執行沉積。所揭露之實施例可在不破壞真空的情況下執行，且可在同一設備中執行。在各種實施例中，例如ALE的方向性蝕刻與沉積係在不破壞真空的情況下執行。在各種實施例中，例如ALE的方向性蝕刻及沉積係在同一腔室中執行。
圖7描繪具有諸多模組的半導體製程叢集構造，該諸多模組與真空轉移模組（VTM, vacuum transfer module）738相介接。轉移模組將晶圓「轉移」於複數儲存設施及複數處理模組之間的配置可稱為「叢集工具構造」系統。氣鎖模組730（亦稱為裝載鎖或轉移模組）係顯示於VTM 738中，伴隨有四個處理模組720a~720d，該等處理模組720a~720d可分別最佳化成執行諸多的製造製程。舉例而言，處理模組720a~720d可實施成執行基板蝕刻、沉積、離子植入、晶圓清潔、濺射、及/或其他半導體製程。在一些實施例中，ALE及沉積係在同一模組中執行。在一些實施例中，ALE及沉積係在同一機台的不同模組中執行。基板蝕刻處理模組的一或更多者（720a~720d的任何者）可如本文中所揭露般加以實施，亦即實施成用以執行ALE、沉積含碳材料、及根據所揭露之實施例的其他適當功能。氣鎖模組730及處理模組720可稱為「站」。每一站具有將該站介接至VTM 738的小平面（facet）736。在每一小平面內側，感測器1~18係用以在晶圓726於分別的站之間移動時,偵測晶圓726的穿過。
機器人722在複數站之間轉移晶圓726。在一實施例中，機器人722具有一臂部，且在另一實施例中，機器人722具有兩臂部，其中每一臂部具有一末端作用器724，以拿取例如晶圓726的晶圓，從而進行傳輸。在大氣轉移模組（ATM, atmospheric transfer module）740中的前端機器人732係用以將晶圓726從裝載埠模組（LPM,  Load Port Module）742中的卡匣或前開式晶圓傳送盒（FOUP, Front Opening Unified Pod）734轉移至氣鎖模組730。製程模組720內側的模組中心728係用以放置晶圓726的一位置。ATM 740中的對準器744係用以使晶圓對準。
在例示性處理方法中，晶圓係定位於LPM 742中之複數FOUP 734的其中一者中。前端機器人732將晶圓從FOUP 734轉移至對準器744，該對準器744容許晶圓726在其進行蝕刻或處理之前適當地置中。對準之後，晶圓726係藉由前端機器人732而移入氣鎖模組730中。因為氣鎖模組具有匹配ATM及VTM之間之環境的能力，故晶圓726能夠在兩壓力環境之間移動，而不受損傷。晶圓726係藉由機器人722從氣鎖模組730經由VTM 738而移動進入處理模組720a~720d的其中一者中。為達成如此之晶圓移動，機器人722在其每一臂部上使用末端作用器724。一旦晶圓726已受處理，其係藉由機器人722從處理模組720a~720d移動至氣鎖模組730。自此，晶圓726可藉由前端機器人732移動至複數FOUP 734的其中一者、或移動至對準器744。
吾人應注意，控制晶圓移動的電腦可位於叢集構造的附近、或可位於生產工廠中叢集構造的外部、或位於遠端位置且經由網路而連接至叢集構造。如以上相關於圖6所描述的控制器可利用圖7中的工具實施。 實驗
在藉由EUV微影先前蝕刻的基板上執行技術1，其係藉由將材料沉積在圖案上，接著進行轉移蝕刻至目標膜。此製程不是循環製程。局部臨界尺寸均勻性（LCDU）降低係與臨界尺寸（CD）降低成比例，如圖8所顯示，且不是深寬比相依。更多的修整造成更多的LCDU降低。此製程可降低臨界尺寸，這降低LCDU，但此製程未處理來自微影之輸入晶圓的特徵部的臨界尺寸的分布，尤其是較小臨界尺寸特徵部，其中沉積可能使特徵部閉合且可能難以恢復這些特徵部。技術1增長特徵部的CD，但可能到達節距限制，且因為兩個特徵部之間的間隔太小，緊密節距之特徵部無法以微影界定。
技術2包含在藉由EUV微影所蝕刻的基板上使用10到15循環之碳沉積以及原子層蝕刻。輸入的臨界尺寸約22到約23 nm。如所示的LCDU係約1.6 nm，如圖8所顯示。LCDU可降低到約1.6 nm且同時將CD維持為接近輸入的CD。此臨界尺寸亦可向下調整至19 nm以下而不用冒閉合特徵部之風險，且無須調整微影CD。LCDU和CD二者可藉由此技術獨立地控制。 結論
雖然前述實施例已針對清楚理解的目的而相當詳細地加以描述，但吾人將明白，某些改變與修改可在所揭露內容的範疇內實施。進一步揭露內容藉由隨附範例提供，其針對一些特定實施例，但無意為限制性的。吾人應注意，有許多替代的方式來實施本實施例的製程、系統、及設備。據此，本實施例應考量成說明性且非限制性，且實施例不應受限於本文中所給出的細節。
101:玻璃基板 103:多層鏡 105:吸收體 107、109:EUV光子 111:EUV光阻 113:下層 115:硬遮罩 117:硬遮罩 119:目標層 121:圖案化光阻 140:第一特徵部 142:第二特徵部 413:相鄰下層 415:下層 417:下層 419:目標層 421:第一硬遮罩材料（層） 422:第二硬遮罩材料 431:第一硬遮罩材料 432:第二硬遮罩材料（層） 440:第二特徵部 441:第一硬遮罩材料 441a:箭頭 442:第一特徵部 443:第二硬遮罩材料 444:第二硬遮罩材料 443s:側壁 450:第二特徵部 450b:底部 452:第一特徵部 452b:底部 460:第二特徵部 460b:底部 462:第一特徵部 462b:底部 470:第二特徵部 472:第一特徵部 472b:底部 480:第二特徵部 480b:底部 482:第一特徵部 482b:底部 492:第二硬遮罩材料 600:整合式電感耦合電漿蝕刻及沉積設備 601:腔室 602:上部子腔室 603:下部子腔室 611:窗部 617:卡盤 619:晶圓 621:匹配電路 622:埠 623:RF電源供應器 625:連接部 627:連接部 630:控制器 633:線圈 639:匹配電路 640:泵 641:RF電源供應器 643:連接部 645:連接部 649:法拉第屏蔽 650:格柵 660:氣體流動入口 670:側氣體流動入口 720a~720d:處理模組 722:機器人 724:末端作用器 726:晶圓 728:模組中心 730:氣鎖模組 732:前端機器人 734:卡匣或前開式晶圓傳送盒 736:小平面 738:真空轉移模組 740:大氣轉移模組 742:裝載埠模組 744:對準器
圖1A及1B分別為微影之前和之後基板的示意圖。
圖2為原子層蝕刻基板上的膜之例子的示意圖。
圖3為根據所揭露實施例執行的例示操作的製程流程圖。
圖4A-4E為於執行若干所揭露實施例的不同階段的基板的示意圖。
圖5為根據所揭露實施例執行的例示操作的製程流程圖。
圖6為用於執行若干所揭露實施例的例示製程腔室的示意圖。
圖7為用於執行若干所揭露實施例的例示製程設備的示意圖。
圖8為在一實驗中執行之針對一沉積技術與根據若干所揭露實施例執行之技術的局部臨界尺寸均勻性相對於蝕刻後觀測的臨界尺寸的圖形。

Claims (14)

  1. 一種半導體基板的處理設備，該設備包含： 一或更多製程腔室，各製程腔室包含一卡盤； 一或更多氣體入口，其通往該等製程腔室中，且與流動控制硬體相關聯； 一電漿產生器；及 一控制器，具有至少一處理器及一記憶體，其中 該至少一處理器與該記憶體彼此通訊連接， 該至少一處理器係與該流動控制硬體至少操作性連接，且 該記憶體儲存電腦可執行指令，用於控制該至少一處理器以至少控制該流量控制硬體進行以下操作： 使一硬遮罩沉積前驅物導入； 在導入該硬遮罩沉積前驅物之後，使該硬遮罩沉積前驅物的該導入停止； 在停止該硬遮罩沉積前驅物的該導入之後，使一改質氣體導入；及 在該改質氣體導入之後，使一惰性氣體導入以及一電漿產生， 其中該硬遮罩沉積前驅物、改質氣體、及惰性氣體的導入係在不破壞真空的情況下加以執行。
  2. 如請求項1之半導體基板的處理設備，其中該電腦可執行指令更包含指令用於以二或更多循環重複該硬遮罩沉積前驅物、改質氣體、及惰性氣體的導入。
  3. 如請求項1之半導體基板的處理設備，其中該電腦可執行指令包含指令用以使該硬遮罩沉積前驅物流動，以於一基板上偏向性地在一第二特徵部之底部處相較一第一特徵部之底部處沉積更多含碳材料。
  4. 如請求項1之半導體基板的處理設備，其中使該硬遮罩沉積前驅物導入的該電腦可執行指令包含指令用於使一稀釋劑與該硬遮罩沉積前驅物共同流至該一或更多製程腔室。
  5. 如請求項1之半導體基板的處理設備，其中該電腦可執行指令包含指令用以使一偏壓在該惰性氣體之該導入及該電漿之該產生期間施加。
  6. 如請求項5之半導體基板的處理設備，其中該電腦可執行指令包含指令用以使一偏壓在約5V至約15V之功率下施加。
  7. 如請求項4之半導體基板的處理設備，其中使該電漿產生的該電腦可執行指令包含指令用以將低射頻電漿功率設定於約30W至約500W。
  8. 如請求項1之半導體基板的處理設備，其中使該硬遮罩沉積前驅物導入的該電腦可執行指令包含用於使甲烷導入的指令。
  9. 如請求項1之半導體基板的處理設備，其中該電腦可執行指令更包含指令用於對該一或更多製程腔室中之該卡盤提供具有一圖案化光阻的一基板。
  10. 如請求項1之半導體基板的處理設備，其中該電腦可執行指令使得在導入該改質氣體與導入該惰性氣體及產生該電漿的一個循環之後移除約5 nm至約10 nm的材料。
  11. 如請求項1之半導體基板的處理設備，其中該卡盤係設定至約0 ℃與約120 ℃之間的一溫度。
  12. 如請求項1之半導體基板的處理設備，其中該一或更多製程腔室係設定至約5毫托與約100毫托之間的一腔室壓力。
  13. 如請求項1之半導體基板的處理設備，其中該電漿產生器為一電感耦合電漿產生器。
  14. 如請求項1之半導體基板的處理設備，其中該卡盤為一靜電卡盤。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102306612B1 (ko) 2014-01-31 2021-09-29 램 리써치 코포레이션 진공-통합된 하드마스크 프로세스 및 장치
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
US10795270B2 (en) * 2017-08-25 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of defect inspection
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
US11450513B2 (en) 2018-03-30 2022-09-20 Lam Research Corporation Atomic layer etching and smoothing of refractory metals and other high surface binding energy materials
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
CN109411415B (zh) * 2018-09-07 2021-04-30 上海集成电路研发中心有限公司 一种半导体结构的形成方法
JP2022507368A (ja) 2018-11-14 2022-01-18 ラム リサーチ コーポレーション 次世代リソグラフィにおいて有用なハードマスクを作製する方法
JP7229750B2 (ja) * 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
EP3719576A1 (en) * 2019-04-04 2020-10-07 IMEC vzw Resistless pattering mask
US11837471B2 (en) 2019-12-17 2023-12-05 Tokyo Electron Limited Methods of patterning small features
KR102539806B1 (ko) 2020-01-15 2023-06-05 램 리써치 코포레이션 포토레지스트 부착 및 선량 감소를 위한 하부층
CN113078043A (zh) * 2021-03-24 2021-07-06 长鑫存储技术有限公司 非晶碳膜的形成方法及半导体结构
US11550229B1 (en) 2021-06-18 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Enhancing lithography operation for manufacturing semiconductor devices
US20220415648A1 (en) * 2021-06-28 2022-12-29 Applied Materials, Inc. Selective carbon deposition on top and bottom surfaces of semiconductor substrates

Family Cites Families (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576755A (en) 1964-09-24 1971-04-27 American Cyanamid Co Photochromism in plastic film containing inorganic materials
US3442648A (en) 1965-06-16 1969-05-06 American Cyanamid Co Photographic dodging method
US3513010A (en) 1966-07-11 1970-05-19 Kalvar Corp Conversion foil
US3529963A (en) 1966-08-23 1970-09-22 Du Pont Image-yielding elements and processes
US3720515A (en) 1971-10-20 1973-03-13 Trw Inc Microelectronic circuit production
US4241165A (en) 1978-09-05 1980-12-23 Motorola, Inc. Plasma development process for photoresist
US4328298A (en) 1979-06-27 1982-05-04 The Perkin-Elmer Corporation Process for manufacturing lithography masks
JPS60115222A (ja) 1983-11-28 1985-06-21 Tokyo Ohka Kogyo Co Ltd 微細パタ−ン形成方法
US5077085A (en) 1987-03-06 1991-12-31 Schnur Joel M High resolution metal patterning of ultra-thin films on solid substrates
US4756794A (en) 1987-08-31 1988-07-12 The United States Of America As Represented By The Secretary Of The Navy Atomic layer etching
US4834834A (en) 1987-11-20 1989-05-30 Massachusetts Institute Of Technology Laser photochemical etching using surface halogenation
US4845053A (en) 1988-01-25 1989-07-04 John Zajac Flame ashing process for stripping photoresist
GEP20002074B (en) 1992-05-19 2000-05-10 Westaim Tech Inc Ca Modified Material and Method for its Production
JPH06326060A (ja) 1993-05-12 1994-11-25 Hitachi Ltd 固体表面加工方法
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
JP3654597B2 (ja) 1993-07-15 2005-06-02 株式会社ルネサステクノロジ 製造システムおよび製造方法
US5534312A (en) 1994-11-14 1996-07-09 Simon Fraser University Method for directly depositing metal containing patterned films
US6007963A (en) 1995-09-21 1999-12-28 Sandia Corporation Method for extreme ultraviolet lithography
US6261938B1 (en) 1997-02-12 2001-07-17 Quantiscript, Inc. Fabrication of sub-micron etch-resistant metal/semiconductor structures using resistless electron beam lithography
US6348239B1 (en) 2000-04-28 2002-02-19 Simon Fraser University Method for depositing metal and metal oxide films and patterned films
US20010024769A1 (en) * 2000-02-08 2001-09-27 Kevin Donoghue Method for removing photoresist and residues from semiconductor device surfaces
US6517602B2 (en) 2000-03-14 2003-02-11 Hitachi Metals, Ltd Solder ball and method for producing same
US20040191423A1 (en) 2000-04-28 2004-09-30 Ruan Hai Xiong Methods for the deposition of silver and silver oxide films and patterned films
US20060001064A1 (en) 2000-04-28 2006-01-05 Hill Ross H Methods for the lithographic deposition of ferroelectric materials
JP2002015971A (ja) 2000-06-27 2002-01-18 Matsushita Electric Ind Co Ltd パターン形成方法及び半導体装置の製造装置
US6797439B1 (en) 2001-03-30 2004-09-28 Schott Lithotec Ag Photomask with back-side anti-reflective layer and method of manufacture
US6933673B2 (en) 2001-04-27 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Luminescent device and process of manufacturing the same
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6926957B2 (en) 2001-06-29 2005-08-09 3M Innovative Properties Company Water-based ink-receptive coating
JP2003213001A (ja) 2001-11-13 2003-07-30 Sekisui Chem Co Ltd 光反応性組成物
JP3806702B2 (ja) 2002-04-11 2006-08-09 Ｈｏｙａ株式会社 反射型マスクブランクス及び反射型マスク及びそれらの製造方法並びに半導体の製造方法
EP2317384B1 (en) 2002-04-11 2016-11-09 Hoya Corporation Reflective mask blank, reflective mask and methods of producing the mask blank and the mask
DE10219173A1 (de) 2002-04-30 2003-11-20 Philips Intellectual Property Verfahren zur Erzeugung von Extrem-Ultraviolett-Strahlung
EP1556737B1 (en) 2002-10-21 2008-12-31 Nanoink, Inc. Methods for fabrication of nanometer-scale engineered structures for mask repair application
JP4153783B2 (ja) 2002-12-09 2008-09-24 株式会社東芝 Ｘ線平面検出器
US7067407B2 (en) 2003-08-04 2006-06-27 Asm International, N.V. Method of growing electrical conductors
US7018469B2 (en) 2003-09-23 2006-03-28 Micron Technology, Inc. Atomic layer deposition methods of forming silicon dioxide comprising layers
GB0323805D0 (en) 2003-10-10 2003-11-12 Univ Southampton Synthesis of germanium sulphide and related compounds
US7126128B2 (en) 2004-02-13 2006-10-24 Kabushiki Kaisha Toshiba Flat panel x-ray detector
JP2006253282A (ja) 2005-03-09 2006-09-21 Ebara Corp 金属膜のパターン形成方法
US20060068173A1 (en) 2004-09-30 2006-03-30 Ebara Corporation Methods for forming and patterning of metallic films
WO2006064592A1 (ja) 2004-12-17 2006-06-22 Osaka University 極端紫外光・x線源用ターゲット及びその製造方法
KR100607201B1 (ko) 2005-01-04 2006-08-01 삼성전자주식회사 극자외선 리소그래피 공정에서 웨이퍼 상의 임계 치수편차를 보정하는 방법
US7365026B2 (en) 2005-02-01 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. CxHy sacrificial layer for cu/low-k interconnects
US7868304B2 (en) 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US7482280B2 (en) 2005-08-15 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a lithography pattern
US20070087581A1 (en) 2005-09-09 2007-04-19 Varian Semiconductor Equipment Associates, Inc. Technique for atomic layer deposition
US20070095367A1 (en) 2005-10-28 2007-05-03 Yaxin Wang Apparatus and method for atomic layer cleaning and polishing
US8664124B2 (en) 2005-10-31 2014-03-04 Novellus Systems, Inc. Method for etching organic hardmasks
US20070117040A1 (en) * 2005-11-21 2007-05-24 International Business Machines Corporation Water castable-water strippable top coats for 193 nm immersion lithography
JP2007207530A (ja) 2006-01-31 2007-08-16 Toshiba Corp 異方性導電膜及びこれを用いたｘ線平面検出器、赤外線平面検出器及び表示装置
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
US8664513B2 (en) 2007-10-12 2014-03-04 OmniPV, Inc. Solar modules with enhanced efficiencies via use of spectral concentrators
KR100921932B1 (ko) 2007-10-25 2009-10-15 포항공과대학교 산학협력단 다원자분자를 이용한 패터닝방법
US8153348B2 (en) 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch
US7985513B2 (en) 2008-03-18 2011-07-26 Advanced Micro Devices, Inc. Fluorine-passivated reticles for use in lithography and methods for fabricating the same
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
JP2009294439A (ja) 2008-06-05 2009-12-17 Toshiba Corp レジストパターン形成方法
JP5171422B2 (ja) 2008-06-19 2013-03-27 ルネサスエレクトロニクス株式会社 感光性組成物、これを用いたパターン形成方法、半導体素子の製造方法
US20090321707A1 (en) 2008-06-25 2009-12-31 Matthew Metz Intersubstrate-dielectric nanolaminate layer for improved temperature stability of gate dielectric films
JP5391594B2 (ja) * 2008-07-02 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2010007955A1 (ja) 2008-07-14 2010-01-21 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク、および、ｅｕｖリソグラフィ用反射型マスク
WO2010011974A1 (en) 2008-07-24 2010-01-28 Kovio, Inc. Aluminum inks and methods of making the same, methods for depositing aluminum inks, and films formed by printing and/or depositing an aluminum ink
JP5085595B2 (ja) 2008-09-08 2012-11-28 株式会社東芝 コアシェル型磁性材料、コアシェル型磁性材料の製造方法、デバイス装置、およびアンテナ装置。
US7977235B2 (en) 2009-02-02 2011-07-12 Tokyo Electron Limited Method for manufacturing a semiconductor device with metal-containing cap layers
JP5193121B2 (ja) 2009-04-17 2013-05-08 東京エレクトロン株式会社 レジスト塗布現像方法
US7759239B1 (en) 2009-05-05 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing a critical dimension of a semiconductor device
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
US20100304027A1 (en) 2009-05-27 2010-12-02 Applied Materials, Inc. Substrate processing system and methods thereof
JP5813303B2 (ja) 2009-11-20 2015-11-17 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
US8247332B2 (en) * 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US20110177694A1 (en) 2010-01-15 2011-07-21 Tokyo Electron Limited Switchable Neutral Beam Source
US9257274B2 (en) * 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
WO2011137059A2 (en) * 2010-04-30 2011-11-03 Applied Materials, Inc. Amorphous carbon deposition method for improved stack defectivity
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
US8524612B2 (en) 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
TW201224190A (en) 2010-10-06 2012-06-16 Applied Materials Inc Atomic layer deposition of photoresist materials and hard mask precursors
US20120100308A1 (en) 2010-10-25 2012-04-26 Asm America, Inc. Ternary metal alloys with tunable stoichiometries
US8470711B2 (en) 2010-11-23 2013-06-25 International Business Machines Corporation Tone inversion with partial underlayer etch for semiconductor device formation
US8836082B2 (en) 2011-01-31 2014-09-16 Brewer Science Inc. Reversal lithography approach by selective deposition of nanoparticles
US8778816B2 (en) 2011-02-04 2014-07-15 Applied Materials, Inc. In situ vapor phase surface activation of SiO2
JP5708522B2 (ja) 2011-02-15 2015-04-30 信越化学工業株式会社 レジスト材料及びこれを用いたパターン形成方法
WO2012118847A2 (en) 2011-02-28 2012-09-07 Inpria Corportion Solution processible hardmarks for high resolusion lithography
US20140178568A1 (en) 2011-04-29 2014-06-26 Applied Materials, Inc. Devices and methods for passivating a flexible substrate in a coating process
FR2975823B1 (fr) * 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
KR101909567B1 (ko) 2011-07-08 2018-10-18 에이에스엠엘 네델란즈 비.브이. 리소그래피 패터닝 공정 및 상기 공정에 사용하기 위한 레지스트
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
US8741775B2 (en) * 2011-07-20 2014-06-03 Applied Materials, Inc. Method of patterning a low-K dielectric film
TWI627303B (zh) 2011-11-04 2018-06-21 Ａｓｍ國際股份有限公司 將摻雜氧化矽沉積在反應室內的基底上的方法
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US8809994B2 (en) * 2011-12-09 2014-08-19 International Business Machines Corporation Deep isolation trench structure and deep trench capacitor on a semiconductor-on-insulator substrate
US20130177847A1 (en) 2011-12-12 2013-07-11 Applied Materials, Inc. Photoresist for improved lithographic control
EP2608247A1 (en) * 2011-12-21 2013-06-26 Imec EUV photoresist encapsulation
US8883028B2 (en) 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
SG193093A1 (en) 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
WO2013172359A1 (ja) 2012-05-14 2013-11-21 コニカミノルタ株式会社 ガスバリア性フィルム、ガスバリア性フィルムの製造方法及び電子デバイス
SG195494A1 (en) 2012-05-18 2013-12-30 Novellus Systems Inc Carbon deposition-etch-ash gap fill process
SG2013083241A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Conformal film deposition for gapfill
JP6035117B2 (ja) 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8969997B2 (en) * 2012-11-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same
JP5918108B2 (ja) 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8927989B2 (en) 2012-11-28 2015-01-06 International Business Machines Corporation Voltage contrast inspection of deep trench isolation
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US9337068B2 (en) * 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
JP5913077B2 (ja) 2012-12-18 2016-04-27 信越化学工業株式会社 ポジ型レジスト材料及びこれを用いたパターン形成方法
US9304396B2 (en) * 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
US9607904B2 (en) 2013-03-11 2017-03-28 Intermolecular, Inc. Atomic layer deposition of HfAlC as a metal gate workfunction material in MOS devices
US9632411B2 (en) 2013-03-14 2017-04-25 Applied Materials, Inc. Vapor deposition deposited photoresist, and manufacturing and lithography systems therefor
US8940646B1 (en) 2013-07-12 2015-01-27 Lam Research Corporation Sequential precursor dosing in an ALD multi-station/batch reactor
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
KR102394994B1 (ko) 2013-09-04 2022-05-04 도쿄엘렉트론가부시키가이샤 유도 자기 조립용 화학 템플릿을 생성하기 위한 경화 포토레지스트의 자외선을 이용한 박리
US9372402B2 (en) 2013-09-13 2016-06-21 The Research Foundation For The State University Of New York Molecular organometallic resists for EUV
US9405204B2 (en) 2013-09-18 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of overlay in extreme ultra-violet (EUV) lithography
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
JP6347695B2 (ja) 2013-11-20 2018-06-27 東京エレクトロン株式会社 被エッチング層をエッチングする方法
KR102306612B1 (ko) 2014-01-31 2021-09-29 램 리써치 코포레이션 진공-통합된 하드마스크 프로세스 및 장치
US20170243737A1 (en) 2014-03-26 2017-08-24 Toray Industries, Inc. Method for manufacturing semiconductor device and semiconductor device
US10685846B2 (en) 2014-05-16 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit fabrication with pattern-reversing process
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
GB201412201D0 (en) 2014-07-09 2014-08-20 Isis Innovation Two-step deposition process
US9768033B2 (en) 2014-07-10 2017-09-19 Tokyo Electron Limited Methods for high precision etching of substrates
US9520294B2 (en) 2014-08-29 2016-12-13 Applied Materials, Inc. Atomic layer etch process using an electron beam
EP4050014A3 (en) 2014-10-23 2022-12-14 Inpria Corporation Organometallic solution based high resolution patterning compositions
US9609730B2 (en) * 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas
US9576811B2 (en) * 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9551924B2 (en) 2015-02-12 2017-01-24 International Business Machines Corporation Structure and method for fixing phase effects on EUV mask
TWI625784B (zh) * 2015-04-02 2018-06-01 東京威力科創股份有限公司 藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US9870899B2 (en) * 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
JP2017022368A (ja) 2015-06-05 2017-01-26 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ＧａＮ及びその他のＩＩＩ−Ｖ材料の原子層エッチング
US9659771B2 (en) * 2015-06-11 2017-05-23 Applied Materials, Inc. Conformal strippable carbon film for line-edge-roughness reduction for advanced patterning
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9620376B2 (en) 2015-08-19 2017-04-11 Lam Research Corporation Self limiting lateral atomic layer etch
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
EP4273625A3 (en) 2015-10-13 2024-02-28 Inpria Corporation Organotin oxide hydroxide patterning compositions, precursors, and patterning
KR20170050056A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9996004B2 (en) 2015-11-20 2018-06-12 Lam Research Corporation EUV photopatterning of vapor-deposited metal oxide-containing hardmasks
US9633838B2 (en) 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US20180308687A1 (en) 2017-04-24 2018-10-25 Lam Research Corporation Euv photopatterning and selective deposition for negative pattern mask
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
TW202016279A (zh) 2018-10-17 2020-05-01 美商英培雅股份有限公司 圖案化有機金屬光阻及圖案化的方法

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