CN107123605A - 半导体封装件及其返工工艺 - Google Patents

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layer
dielectric layer
crystal seed
pad
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余振华
苏安治
陈星兆
谢静华
刘重希
叶德强
郑明达
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明提供了方法实施例，包括：用第一组焊料接头将第一封装件接合至第二封装件的第一组导电焊盘；测试第一封装件的缺陷；根据测试的第一封装件的缺陷，通过将激光束引导至第一封装件的表面处来加热第一组焊料接头；在第一组焊料接头加热之后，去除第一封装件，并且将第三封装件接合至第二封装件的第一组导电焊盘。

Description

半导体封装件及其返工工艺
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体封装结构及其返工工艺。
背景技术
近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的持续提高，半导体工业已经经历了快速增长。多数情况下，这种集成密度的改进来自于最小特征尺寸的不断减小，这使得更多的组件集成到给定的区域。随着近年来对更小电子器件的需求的增长，对半导体管芯的更小和更具创造性的封装技术的需求也已经增长。
这些封装技术的实例是层叠封装(PoP)技术。在PoP封装中，顶部半导体封装件堆叠在底部半导体封装件的顶部上以允许高度集成和高组件密度。这种PoP技术的高度集成使得半导体器件的产品具有增强的功能和在印刷电路板(PCB)上具有小的覆盖区。
发明内容
根据本发明的一个方面，提供了一种用于半导体封装结构的返工方法，包括：用第一组焊料接头将第一封装件接合至第二封装件的第一组导电焊盘；测试所述第一封装件的缺陷；根据测试的所述第一封装件的缺陷，通过将激光束引导至所述第一封装件的表面处来加热所述第一组焊料接头；在所述第一组焊料接头加热之后，去除所述第一封装件；以及将第三封装件接合至所述第二封装件的所述第一组导电焊盘。
根据本发明的另一方面，提供了一种方法，包括：将激光束引导至第一半导体封装件处以熔化焊料接头，所述焊料接头将所述第一半导体封装件的第一接触焊盘接合至第二半导体封装件的第二接触焊盘；使用第一接合头来去除所述第一半导体封装件；以及将置换的半导体封装件接合至所述第二接触焊盘。
根据本发明的又一方面，提供了一种封装结构，包括：第一封装件，包括：第一管芯，位于介电层上方；电连接件，邻近所述第一管芯并且从所述第一管芯的第一侧延伸至所述第一管芯的第二侧，所述第二侧与所述第一侧相对；模塑料，至少横向包封所述第一管芯和所述电连接件；互连结构，位于所述第一管芯的所述第一侧和所述模塑料上方；集成无源器件，位于所述互连结构上方并且通过第一组焊料接头而电连接至所述互连结构；以及第一组导电连接件，位于所述互连结构上方并且电连接至所述互连结构，所述第一组导电连接件包括第一导电连接件和第二导电连接件，所述第一导电连接件比所述第二导电连接件更靠近所述集成无源器件，所述第一导电连接件比所述第二导电连接件具有更厚的金属间化合物层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图18示出了根据一些实施例的用于形成第一封装结构的工艺期间的中间步骤的截面图。
图19至图25示出了根据一些实施例的测试和返工工艺的截面图。
图26至图28示出了根据一些实施例的用于进一步形成第一封装件并且将其它封装结构附接至第一封装件的工艺期间的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。
此处讨论的实施例可以在具体的背景下讨论，即，用于修复具有集成无源器件(IPD)的半导体封装件的封装结构以及返工工艺和工具设计。该封装结构可以包括扇出或扇入式封装件。具体地，该封装结构可以包括一个或多个IPD。诸如平衡变换器、连接器、分路器、过滤器、双工器、电容器、电感器、电阻器等的多种无源器件可以集成在IPD器件中。此外，本发明的内容适用于包括具有一个或多个IPD的一种或多种集成电路的任何封装结构。其它实施例考虑了其它应用，诸如在阅读本发明后，对于本领域的普通技术人员显而易见的不同封装类型或不同配置。应该注意，此处讨论的实施例没有必要示出存在于结构中的每个组件或部件。例如，诸如当讨论一种组件的一个就足以表达实施例的方面时，可以从图中省略多个这种组件。此外，此处讨论的方法实施例可以讨论为以特定的顺序实施；然而，可以以任何逻辑顺序实施其它方法实施例。
图1至图18示出了根据一些实施例的用于形成第一封装结构的工艺期间的中间步骤的截面图。图1示出了载体衬底100和在载体衬底100上形成的剥离(release)层102。示出了分别用于形成第一封装件和第二封装件的第一封装区域600和第二封装区域602。
载体衬底100可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底100可以是晶圆，从而使得可以在载体衬底100上同时形成多个封装件。剥离层102可以由聚合物基材料形成，可以随着载体衬底100从将在随后的步骤中形成的上覆结构处去除。在一些实施例中，剥离层102是环氧基热剥离材料(诸如光热转换(LTHC)剥离涂层)，当加热时，该材料失去它的粘合性。在其它实施例中，剥离层102可以是紫外(UV)胶，当暴露于UV光时，该胶失去它的粘合性。剥离层102可以以液态分布为并且将其固化，可以是层压至载体衬底100上的层压膜等。剥离层102的顶面可以是水平的并且可以具有高度的共平面性。
在图2中，形成金属化图案106。如图2示出的，在剥离层102上形成介电层104。介电层104的底面可以与剥离层102的顶面接触。在一些实施例中，介电层104由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在其它实施例中，介电层104由以下材料形成：诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等的氧化物等。可以通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合形成介电层104。
在介电层104上形成金属化图案106。例如，为了形成金属化图案106，在介电层104上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案106。图案化形成了穿过光刻胶以暴露晶种层的开口。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过镀(诸如电镀或化学镀等)形成导电材料。该导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶以及晶种层中其上未形成有导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案106。
在图3中，在金属化图案106和介电层104上形成介电层108。在一些实施例中，介电层108由聚合物形成，聚合物可以是可使用光刻掩模来图案化的诸如PBO、聚酰亚胺、BCB等感光材料。在其它实施例中，介电层108由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层108。之后，图案化介电层108以形成暴露金属化图案106的部分的开口。可以通过可接受的工艺来图案化，诸如当介电层108是感光材料时，将介电层108暴露于光或例如使用各向异性蚀刻的蚀刻。
介电层104和108以及金属化图案106可以称为背侧再分布结构。如图所示，背侧再分布结构包括两个介电层104和108以及一个金属化图案106。在其它实施例中，背侧再分布结构可以包括任何数量的介电层、金属化图案和通孔。可以通过重复用于形成金属化图案106和介电层108的工艺在背侧再分布结构中形成一个或多个额外的金属化图案和介电层。可以在金属化图案的形成期间通过在下面的介电层的开口中形成金属化图案的晶种层和导电材料来形成通孔。因此，通孔可以互连并且电连接不同的金属化图案。
进一步在图3中，形成贯通孔112。例如，为了形成贯通孔112，在背侧再分布结构(例如，如图所示的介电层108和金属化图案106的暴露部分)上方形成晶种层。在一些实施例中，晶种层是金属层，金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。在晶种层上形成并且图案化光刻胶。可以通过旋涂等形成光刻胶并且可以暴露于光以用于图案化。光刻胶的图案对应于贯通孔。该图案化形成穿过光刻胶以暴露晶种层的开口。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过镀(诸如电镀或化学镀等)形成导电材料。该导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶和晶种层的其上未形成有导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成贯通孔112。
在图4中，集成电路管芯114通过粘合剂116粘合至介电层108。如图4示出的，两个集成电路管芯114分别粘合在第一封装区域600和第二封装区域602中，而在其它实施例中，更多或更少的集成电路管芯可以粘合在每个区域中。集成电路管芯114可以是逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(PF)管芯、传感器管芯、微电子机械系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端(fron-end)管芯(例如，模拟前端(AFE)管芯)等或它们的组合。同样，在一些实施例中，集成电路管芯114可以是不同的尺寸，并且在其它实施例中，集成电路管芯114可以是相同的尺寸。
在粘合至介电层108之前，可以根据适当的制造工艺处理集成电路管芯114以形成集成电路管芯114中的集成电路。例如，集成电路管芯114的每个均包括半导体衬底118(诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层)。半导体衬底可以包括其它半导体材料：诸如锗；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)；或它们的组合。也可以使用诸如多层或渐变(gradient)衬底的其它衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底118中和/或上并且可以通过互连结构120来互连以形成集成电路，互连结构120例如通过半导体衬底118上的一个或多个介电层中的金属化图案来形成。
集成电路管芯114还包括焊盘122(诸如铝焊盘)以连接外部连接件。焊盘122位于可以被称为集成电路管芯114的相应的有源侧上。钝化膜124位于集成电路管芯114上并且位于焊盘122的部分上。开口穿过钝化膜124至焊盘122。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件126位于穿过钝化膜124的开口中并且机械和电连接至相应的焊盘122。例如，可以通过镀等形成管芯连接件126。管芯连接件126电连接集成电路管芯114的相应的集成电路。
介电材料128位于集成电路管芯114的有源侧上，诸如位于钝化膜124和管芯连接件126上。介电材料128横向包封管芯连接件126，并且介电材料128与相应的集成电路管芯114横向共终点。介电材料128可以是诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、PSG、BSG、BPSG等的氧化物等或它们的组合，并且例如可以通过旋涂、层压、CVD等形成。
粘合剂116位于集成电路管芯114的背侧上并且将集成电路管芯114粘合至背侧再分布结构110(诸如图中的介电层108)。粘合剂116可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。粘合剂116可以施加至集成电路管芯114的背侧，诸如施加至相应的半导体晶圆的背侧，或可以施加在载体衬底100的表面上方。集成电路管芯114可以诸如切割或划切来分割，并且例如使用贴装工具通过粘合剂116粘合至介电层118。
在图5中，在各个组件上形成包封物130。包封物130可以是模塑料、环氧树脂等，并且可以通过压缩模制、传递模制等施加。在固化之后，包封物130可以经受研磨工艺以暴露贯通孔112和管芯连接件126。在研磨工艺之后，贯通孔112、管芯连接件126和包封物130的顶面是共面的。在一些实施例中，可以省略研磨，例如，如果贯通孔112和管芯连接件126已经暴露。
在图6至图16中，形成前侧再分布结构160。如将在图16中示出的，前侧再分布结构160包括介电层132、140、148和156以及金属化图案138、146和154。
在图6中，介电层132沉积在包封物130、贯通孔112和管芯连接件126上。在一些实施例中，介电层132由聚合物形成，该聚合物可以是可以使用光刻掩模来图案化的诸如PBO、聚酰亚胺、BCB等的感光材料。在其它实施例中，介电层132由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层132。
在图7中，之后，图案化介电层132。图案化形成暴露贯通孔112的部分和管芯连接件126的部分的开口。可以通过可接受的工艺来图案化，诸如当介电层132是感光材料时，通过将介电层132暴露于光或通过使用例如各向异性蚀刻的蚀刻。如果介电层132是感光材料，则在曝光之后，可以使介电层132显影。
在图8中，在介电层132上形成具有通孔的金属化图案138。例如，为了形成金属化图案138，在介电层132上方和穿过介电层132的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案138。图案化形成了穿过光刻胶以暴露晶种层的开口。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过镀(诸如电镀或化学镀等)形成导电材料。该导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶和晶种层的其上未形成有导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案138和通孔。例如，在开口中形成穿过介电层132直至贯通孔112和/或管芯连接件126的通孔。
在图9中，介电层140沉积在金属化图案138和介电层132上。在一些实施例中，介电层140由聚合物形成，该聚合物可以是可使用光刻掩模来图案化的诸如PBO、聚酰亚胺、BCB等的感光材料。在其它实施例中，介电层140由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层140。
在图10中，之后，图案化介电层140。该图案化形成暴露金属化图案138的部分的开口。可以通过可接受的工艺来图案化，诸如当介电层是感光材料时，通过将介电层140暴露于光或通过使用例如各向异性蚀刻的蚀刻。如果介电层140是感光材料，则在曝光之后，可以使介电层140显影。
在图11中，在介电层140上形成具有通孔的金属化图案146。例如，在介电层140上方和穿过介电层140的开口中形成晶种层(未示出)，以形成金属化图案146。在一些实施例中，晶种层是金属层，金属层可以是单层或包括不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案146。图案化形成了穿过光刻胶以暴露晶种层的开口。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过镀(诸如电镀或化学镀等)形成导电材料。该导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶和晶种层的其上未形成有导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案146和通孔。例如，在开口中形成穿过介电层140直至金属化图案138的部分的通孔。
在图12中，在金属化图案146和介电层140上沉积介电层148。在一些实施例中，介电层148由聚合物形成，该聚合物可以是可使用光刻掩模来图案化的诸如PBO、聚酰亚胺、BCB等的感光材料。在其它实施例中，介电层148由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层148。
之后，在图13中，图案化介电层148。图案化形成暴露部分金属化图案146的开口。可以通过可接受的工艺来图案化，诸如当介电层是感光材料时，通过将介电层148暴露于光或通过使用例如各向异性蚀刻的蚀刻。如果介电层148是感光材料，则在曝光之后，可以使介电层148显影。
在图14中，在介电层148上形成具有通孔的金属化图案154。例如，在介电层148上方和穿过介电层148的开口中形成晶种层(未示出)，以形成金属化图案154。在一些实施例中，晶种层是金属层，金属层可以是单层或包括不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案154。图案化形成了穿过光刻胶以暴露晶种层的开口。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过镀(诸如电镀或化学镀等)形成导电材料。该导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶和晶种层的其上未形成有导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案154和通孔。例如，在开口中形成穿过介电层148直至金属化图案146的部分的通孔。
在图15中，在金属化图案154和介电层148上沉积介电层156。在一些实施例中，介电层156由聚合物形成，该聚合物可以是可使用光刻掩模来图案化的诸如PBO、聚酰亚胺、BCB等的感光材料。在其它实施例中，介电层156由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层156。
之后，在图16中，图案化介电层156。图案化形成暴露金属化图案154的部分的开口。可以通过可接受的工艺来图案化，诸如当介电层是感光材料时，通过将介电层156暴露于光或通过使用例如各向异性蚀刻的蚀刻。如果介电层156是感光材料，则在曝光之后，可以使介电层156显影。
前侧再分布结构160可以示出为实例。可以在前侧再分布结构160中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，可以省略以上讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，可以重复以上讨论的步骤和工艺。本领域中的普通技术人员将较易地理解应该省略或重复哪些步骤和工艺。
在图17中，在前侧再分布结构160的外侧形成焊盘162和164。焊盘162用于连接至导电连接件166(见图18)并且可以称为凸块下金属(UBM)162。焊盘164用于连接至具有作为外部连接件的微凸块的半导体封装件170(见图18)并且可以称为微凸块焊盘164。在一些实施例中，UBM 162与微凸块焊盘164在不同时间并且通过不同工艺形成。在其它实施例中，UBM 162与微凸块焊盘164在相同时间并且通过相同工艺形成。
在示出的实施例中，形成穿过开口直至金属化图案154的焊盘162和164，其中，开口穿过介电层156。例如，在介电层156上方形成晶种层(未示出)，以形成焊盘162和164。在一些实施例中，晶种层是金属层，金属层可以是单层或包括不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于焊盘162和164。图案化形成了穿过光刻胶以暴露晶种层的开口。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过镀(诸如电镀或化学镀等)形成导电材料。该导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶和晶种层的其上未形成有导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成焊盘162和164。在焊盘162和164不同地形成的实施例中，可以利用更多的光刻胶和图案化步骤。
在图18中，在UBM 162上形成导电连接件166并且封装件170接合至微凸块焊盘164。封装件170可以是诸如IPD器件的半导体器件，并且可以称为IPD器件170。在本发明的通篇描述中，焊盘164可以称为微凸块焊盘164并且半导体封装件170可以称为IPD器件170，但可以理解其它类型的焊盘164和其它类型的半导体器件或封装件170也在本发明预期的范围内。焊盘164通过焊料接头(joint)174接合至接触焊盘172。在一些实施例中，每个IPD器件170均具有两端(例如，两个接触焊盘172)。在一些实施例中，在焊盘164通过焊料接头174接合至接触焊盘172之前，助焊剂施加至焊盘164和接触焊盘172的一个或两个。
例如，IPD器件170可以具有例如2×2mm或更小的小尺寸背侧表面区域，但是也可能是其它尺寸。在一些实施例中，IPD器件170可以具有约40μm或更小的厚度(在垂直于载体衬底100的主表面的方向上测量)，而集成电路管芯114可以具有在约300μm至约500μm范围内(诸如约400μm)的厚度。在一些实施例中，在IPD器件170的接触焊盘172上形成微凸块(未示出)。与诸如用于球栅阵列(BGA)连接件(参见导电连接件166)的那些具有在约150μm至约300μm范围内的直径的传统焊料球相比，微凸块具有在约10μm至约40μm范围内的更小直径。在一些实施例中，各微凸块可以具有约70μm或更大的间距。微凸块焊盘164适当的小型化以容纳小尺寸的微凸块。
在一些实施例中，在接合工艺期间，IPD器件170不能被强制置于微凸块焊盘164上。在这些实施例中，例如，IPD器件170的接合可以例如通过贴装工具将IPD器件170置于导电连接件166的平面处而开始。下一步，贴装工具将IPD器件170下降至微凸块焊盘164。在随后的接合工艺期间，例如通过回流工艺将微凸块接合至微凸块焊盘164，并且作为接合工艺的结果，形成将IPD器件170的接触焊盘172与封装件的微凸块焊盘164电连接和机械连接的焊料接头。微凸块的小尺寸允许各微凸块焊盘164之间精细的间距并且形成高密度的连接。
然而，微凸块焊盘164的小尺寸和各微凸块164之间的精细间距也具有一定的挑战。例如，在接合工艺期间，相邻微凸块焊盘164上的焊料接头可以融化并且合并在一起，从而形成通常被称为焊料桥接的不期望的连接。再如，如果当形成IPD器件170和微凸块焊盘164之间的焊料接头时使用的焊料太少，可能引起通常称为虚焊的不可靠的连接。
导电连接件166可以是BGA连接件、焊料球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块等。导电连接件166可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，首先通过诸如蒸发、电镀、印刷、焊料转移、置球等这些常用的方法，形成焊料层来形成导电连接件166。一旦在结构上已经形成焊料层，则可以实施回流以将材料成型为期望的凸块形状。在另一实施例中，导电连接件166是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱连接件166的顶部上形成金属覆盖层(未示出)。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们组合并且可以通过镀工艺形成。
图19至图25根据一些实施例的测试和返工工艺的截面图。
如图19所示，在制造期间，在接合工艺之后可以实施测试以识别有缺陷的封装结构和有缺陷的IPD器件170。图19示出了连接至导电连接件166的测试探针180以对包括IPD器件170的封装结构实施测试。这种测试可以是晶圆验收测试(WAT)和/或电路性能测试(CP)。这种测试可以检测在IPD器件170和封装结构之间具有错误连接(例如，焊料桥接或虚焊)的封装件或具有损坏的IPD器件170的封装结构。不是丢弃有缺陷的封装结构，而是例如通过从微凸块164去除IPD器件170、去除焊料桥接，并且将置换的IPD器件170’接合至封装结构(见图20至图23)的返工工艺来修复有缺陷的封装结构可能是经济有益的。然而，在具有IPD器件170的封装结构中，IPD器件170的阻入带(例如，IPD器件170的周界和诸如连接件166的附近的组件之间的距离，见图18中的标志D1)通常较小，例如，小于约150μm。传统的工具和返工工艺不被设计为用于这样小的阻入带，因此如果用于修复具有IPD器件70的封装件，则可能损坏附近的组件。修复有缺陷的封装件的另一个挑战是在IPD器件170去除之后，缺乏去除遗留在微凸块焊盘164上的焊料的有效方法。甚至在置换的IPD器件170’接合至封装结构之前，遗留在微凸块焊盘164上的过量的焊料可能形成焊料桥接。或者，如果没有去除过量的焊料，则在随后的将置换的IPD器件170’接合至封装结构的接合工艺期间，可能形成新的焊料桥接。
在图20中，对IPD器件170的背侧实施局部加热工艺以熔化在IPD器件170的接触焊盘172和微凸块焊盘164之间形成的焊料接头174。局部加热工艺利用热源182来加热封装件的目标区域而不是整个封装结构。例如，局部加热工艺仅加热接近封装结构的微凸块焊盘164的区域，即，IPD器件170和封装结构之间的焊料接头174所在的位置，同时最大限度的减小或降低加热对封装结构的其它连接件或组件的整体性的负面影响。在实施例中，局部加热工艺的加热区域在IPD器件170的大小(例如，IPD器件170的背侧表面区域)的约100％至约120％的范围内。在一些实施例中，通过热源182轻微地加热了最靠近有缺陷的IPD器件170的焊盘162和导电连接件166并且这些焊盘162和导电连接件166比封装结构上的其它焊盘162和导电连接件166形成了更厚的金属间化合物(IMC)层(见以下讨论的图24)。在一些实施例中，热源182是激光，诸如主波长在红外波长范围内(例如，大于或等于700nm)的激光。在一些实施例中，热源182可以包括指向有缺陷的IPD器件170的多个激光束。具有在这个范围内的主波长的激光源的一些实例为InGaAs、GaAs、GaAlAs、Ar和Kr，但是也可以使用其它激光源。可以提供足够加热焊料接头174的其它合适的激光也在本发明预期的范围内。
在一些实施例中，在对焊料接头174加热期间，热源182将不可弥补的损坏IPD器件170。然而，IPD器件170已经被发现是有缺陷的，因此被去除或丢弃，该损坏在这些实施例中是无关紧要的。
在热源182加热IPD器件170足以熔化焊料接头174之后，贴装工具184(有时也称作接合头184)附接至将通过例如真空去除的IPD器件170。
下一步，如图21所示，通过贴装工具184从微凸块焊盘164处去除IPD器件170。在一些实施例中，融化的焊料174的部分粘合至IPD器件170的接触焊盘172并且在去除IPD器件170时从微凸块焊盘164处一起去除，而熔化的焊料174的其它部分保留在微凸块焊盘164上。
虽然未示出，但是在一些实施例中，例如，通过使用例如焊料沾附件(solder-wettable piece)或具有真空的喷嘴去除微凸块焊盘164上剩余的焊料材料174。
下一步，如图23所示，贴装工具184拾取置换的IPD器件170’并且将IPD器件170’附接至微凸块焊盘164。IPD器件170’可以是与IPD器件170相同类型的另一IPD器件以替换有缺陷的IPD器件170。如果IPD器件170’确定为可工作并且可以再使用，则IPD器件170’可以是之前被去除的同一IPD器件170。一旦IPD器件170’附接至微凸块焊盘164，诸如回流的适当的接合方法可以用于通过接合接头174’来将IPD器件170’接合至封装结构。在一些实施例中，置换的IPD器件170’的接合工艺不包括助焊剂。虽然未在图23中示出，但是可以在IPD器件170和170’与封装结构之间的间隙中形成底部填充材料。
如图24所示，在一个或多个IPD器件170的置换之后，最靠近置换的IPD器件170’的焊盘162和导电连接件166可以具有比封装结构上的其它焊盘162和导电连接件166的IMC层165B更厚的IMC层165A。请注意，为了说明的目的，图24示出了邻近置换的IPD器件170’的额外的焊盘162和导电连接件166并且这个额外的焊盘和连接件在其它图中未示出。IMC层165由焊盘162和导电连接件166中的材料的组合形成。在一些实施例中，最靠近置换的IPD器件170’的导电连接件166的IMC层165A具有大于其它导电连接件166的IMC层165B的厚度T2的厚度T1。在一些实施例中，厚度T1可以比厚度T2至少大两倍。因为最靠近有缺陷的IPD器件170的导电连接件166和焊盘162被热源182(见图20)轻微地加热并且这种对焊盘162和导电连接件166的额外加热造成额外形成的IMC层165A，因此IMC层165A的厚度厚于IMC层165B。
如图25所示，在一个或多个IPD器件170置换之后，再次实施测试以识别有缺陷的封装结构和有缺陷的IPD器件170。图25示出了被连接至导电连接件166以对包括IPD器件170的封装结构实施测试的测试探针180。
虽然以上描述示出了第一封装区域600中的一个有缺陷的IPD器件170，但是在相同区域和/或其它区域中可以是更多或更小的有缺陷的IPD器件170。
图26至如28示出了根据一些实施例的用于进一步形成第一封装件以及用于将其它封装件附接至第一封装件的工艺期间的中间步骤的截面图。
在图26中，剥离载体衬底以从背侧再分布结构(例如，介电层104)分离(脱粘)载体衬底100。根据一些实施例，剥离包括对剥离层102投射诸如激光或UV光的光，从而使得剥离层102在光的热量下分解并且可以去除载体衬底100。之后，翻转结构并且放置在胶带190上。
如在图26中进一步示出的，形成穿过介电层104的开口以暴露金属化图案106的部分。例如，可以使用激光钻孔、蚀刻等形成开口。
图27示出了在实施通过沿着划线区域(例如，邻近的区域600和602之间)锯切的切割工艺之后，形成的切割的封装件200。切割使第二封装区域602和第一封装区域600分割开。该切割可以形成由被切割的第一封装区域600和第二封装区域602中的一个所形成的封装件200。封装件200也可以称为集成扇出(InFO)封装件200。
图28示出了包括封装件200(可以称为第一封装件200)、第二封装件300和衬底400的封装结构500。第二封装件300包括衬底302和连接至衬底302的一个或多个堆叠的管芯308(308A和308B)。衬底302可以由诸如硅、锗、金刚石等半导体材料制成。在一些实施例中，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。此外，衬底302可以是绝缘体上硅(SOI)衬底。一般地，SOI衬底包括半导体材料(诸如外延硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合)层。在一个可选实施例中，衬底302基于诸如玻璃纤维增强树脂核心的绝缘核心。一个示例的核心材料是诸如FR4的玻璃纤维树脂。替代的核心材料包括双马来酰亚胺-三嗪(BT)树脂，或可选地，其它印刷电路板(PCB)材料或膜。诸如味之素积层膜(ABF)的积层膜或其它层压膜可以用于衬底302。
衬底302可以包括有源和无源器件(未在图28中示出)。本领域中普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的各种器件可以用于产生半导体封装件300的设计的结构性和功能性需求。可以使用任何合适的方法形成器件。
衬底302也可以包括金属化层(未示出)和贯通孔306。金属化层可以在有源和无源器件上方形成并且设计为连接各个器件以形成功能电路。金属化层可以由介电(例如，低k介电材料)材料层和导电材料(例如，铜)层交替形成，同时通孔互连各导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成金属化层。在一些实施例中，衬底302基本没有有源和无源器件。
衬底302可以具有位于衬底302的第一侧上的接合焊盘303以连接至堆叠的管芯308，以及位于衬底302的第二侧上的接合焊盘304以连接至导电连接件314，第二侧与衬底302的第一侧相对。在一些实施例中，通过在衬底302的第一侧和第二侧上的介电层(未示出)中形成凹槽来形成接合焊盘303和304。该凹槽可以形成为允许接合焊盘303和304嵌入至介电层内。在其它实施例中，该凹槽省略，当可以在介电层上形成接合焊盘303和304时。在一些实施例中，接合焊盘303和304包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层(未示出)。接合焊盘303和304的导电材料可以沉积在薄晶种层上方。可以通过电化学镀工艺、化学镀工艺、CVD、ALD、PVD等或它们的组合形成导电材料。在实施例中，接合焊盘303和304的导电材料是铜、钨、铝、银、金等或它们的组合。
在实施例中，接合焊盘303和304是包括三层导电材料(诸如钛层、铜层和镍层)的UBM。然而，本领域中的技术人员将意识到有许多合适的材料和层的布置(诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置)适用于UBM 303和304的形成。任何可以用于UBM 303和304合适的材料或材料层完全地包括在本发明的范围内。在一些实施例中，贯通孔306延伸穿过衬底302并且将至少一个接合焊盘303连接至至少一个接合焊盘304。
在示出的实施例中，堆叠的管芯308通过接合引线310连接至衬底302，但是可以使用诸如导电凸块的其它连接件。在实施例中，堆叠的管芯308是堆叠的存储器管芯。例如，堆叠的存储器管芯308可以包括低功率(LP)双倍数据速率(DDR)存储器模块，诸如LPDDR1、LPDDR2、LPDDR3等存储器模块。
在一些实施例中，堆叠的管芯308和接合引线310可以由模制材料312包封。模制材料312可以例如使用压缩模制而模制在堆叠的管芯308和接合引线310上。在一些实施例中，模制材料312是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。可以实施固化步骤以固化模制材料312，其中，固化可以是热固化、UV固化等或它们的组合。
在一些实施例中，堆叠的管芯308和接合引线310掩埋在模制材料312中，并且在模制材料312的固化之后，实施诸如研磨的平坦化步骤以去除模制材料312的过量部分并且提供用于第二封装件300的基本平坦的表面。
在形成第二封装件300之后，封装件300通过导电连接件314、接合焊盘304和金属化图案106的方式接合至第一封装件200。在一些实施例中，堆叠的存储器管芯308可以通过接合引线310、接合焊盘303和304、贯通孔306、导电连接件314和贯通孔112连接至集成电路管芯114。
导电连接件314可以类似于以上描述的导电连接件166因此该描述不在此处重复，但是导电连接件314和116不需要是相同的。在一些实施例中，在接合导电连接件314之前，用诸如免清洗助焊剂的助焊剂(未示出)涂布导电连接件314。导电连接件314可以浸在助焊剂中或助焊剂可以喷射到导电连接件314。在另一实施例中，助焊剂可以施加至金属化图案106的表面。
在一些实施例中，在回流之前，导电连接件314可具有形成在其上的环氧助焊剂(未示出)，并且在第二封装件300附接至第一封装件200之后，环氧化物助焊剂的环氧化物部分的至少一些保留。这些保留的环氧化物部分可以用作底部填充物以减小应力并且保护由回流导电连接件314所产生的接头。在一些实施例中，可以在第二封装件300和第一封装件200之间并且围绕导电连接件314形成底部填充物(未示出)。在第二封装件300附接之后，底部填充物可以通过毛细管流动工艺形成，或在第二封装件300附接之前，底部填充物可以通过合适的沉积方法形成。
第二封装件300和第一封装件200之间的接合可以是焊料接合或直接金属-金属(诸如铜-铜或锡-锡)接合。在实施例中，第二封装件300通过回流工艺接合至第一封装件200。在这种回流工艺期间，导电连接件314与接合焊盘304和金属化图案106接触以将第二封装件300物理和电连接至第一封装件200。在接合工艺之后，可以在金属化图案106和导电连接件314的界面处并且也可以在导电连接件314和接合焊盘304之间的界面(未示出)处形成IMC(未示出)。
半导体封装件500包括被安装至衬底400的封装件200和300。衬底400可以称为封装衬底400。半导体封装件200使用导电连接件166安装至封装衬底400。
封装衬底400可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。此外，封装衬底400可以是SOI衬底。一般地，SOI衬底包括半导体材料(诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合)层。在一个可选实施例中，封装衬底400基于诸如玻璃纤维增强树脂核心的绝缘核心。一个示例的核心材料是诸如FR4的玻璃纤维树脂。替代的核心材料包括双马来酰亚胺-三嗪BT树脂，或可选地，其它印刷电路板(PCB)材料或膜。诸如味之素积层膜(ABF)的积层膜或其它层压膜可以用于封装衬底400。
封装衬底400可以包括有源和无源器件(未在图28中示出)。本领域中普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于产生半导体封装件500的设计的结构性和功能性需求。可以使用任何合适的方法形成器件。
封装衬底400也可以包括金属化层和通孔(未示出)以及位于金属化层和通孔上方的接合焊盘402。金属化层可以在有源和无源器件上方形成并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)层和导电材料(例如，铜)层交替形成，同时通孔互连各导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成金属化层。在一些实施例中，封装衬底400基本没有有源和无源器件。
在一些实施例中，可以回流导电连接件166以将封装件200附接至接合焊盘402。导电连接件166将衬底400(包括衬底400中的金属化层)电和/或物理连接至第一封装件200。
在回流之前，导电连接件166可以具有形成在其上的环氧化物助焊剂(未示出)，并且在封装件200附接至衬底400之后，环氧化物助焊剂的环氧化物部分的至少一些保留。保留的环氧化物部分可以用作底部填充物以减小应力并且保护由回流导电连接件166所产生的接头。在一些实施例中，可以在第一封装件200和衬底400之间并且围绕导电连接件166形成底部填充物(未示出)。在封装件200附接之后，底部填充物可以通过毛细管流动工艺形成，或在封装件200附接之前，底部填充物可以通过合适的沉积方法形成。
本发明中的器件和方法的实施例可以具有许多优势。例如，返工工艺可以用于修复具有连接问题(例如，焊料桥接或虚焊)的半导体封装件或损坏的器件(例如，损坏的IPD器件170)，因此允许良好部分(例如，正常工作的封装件200或IPD器件170)的再使用。这可能是经济有益的，尤其考虑到用于PoP封装件的一些芯片上系统(SoC)管芯的高成本。虽然参考具有附接至封装件的小IPD器件的PoP封装件公开了返工工艺和工具，但是返工工艺和工具可以应用于许多不同的半导体封装件和应用。返工工艺可以较易地应用于晶圆级或单元级修复。此外，返工工艺和工具可以纳入自动化工具链，因此使自动化返工工艺成为可能。
本发明提供了方法的实施例，该方法包括用第一组焊料接头将第一封装件接合至第二封装件的第一组导电焊盘，测试第一封装件的缺陷，根据测试的第一封装件的缺陷，通过引导第一封装件的表面处的激光束加热第一组焊料接头，在第一组焊料接头加热之后，去除第一封装件，并且将第三封装件接合至第二封装件的第一组导电焊盘。
在一些实施例中，根据测试的所述第一封装件的缺陷，通过将激光束引导至所述第一封装件的所述表面处来加热所述第一组焊料接头还包括：当测试所述第一封装件的缺陷的结果为所述第一封装件不具有缺陷时，不加热所述第一组焊料接头；以及当测试所述第一封装件的缺陷的结果为所述第一封装件具有缺陷时，通过将激光束引导至所述第一封装件的所述表面处来加热所述第一组焊料接头。
在一些实施例中，所述第一封装件的所述表面是所述第一封装件的背侧表面，所述第一封装件的前侧表面与所述背侧表面相对，所述前侧表面接近所述第一组焊料接头。
在一些实施例中，所述第一封装件是集成无源器件封装件。
在一些实施例中，该方法还包括：在所述第二封装件的第一侧上形成第一组焊料球，所述第一封装件接合至所述第二封装件的所述第一侧，其中，所述第一组焊料球围绕所述第一封装件。
在一些实施例中，所述第一组焊料球的至少一个具有在第一方向上测量的第一厚度，所述第一方向垂直于所述第二封装件的所述第一侧，所述第一封装件具有在所述第一方向上测量的第二厚度，所述第二厚度小于所述第一厚度。
在一些实施例中，去除所述第一封装件包括通过真空将贴装工具附接至所述第一封装件。
在一些实施例中，该方法还包括：形成所述第二封装件包括：在载体衬底上方形成电连接件；将第一管芯附接至所述载体衬底，所述电连接件从所述第一管芯的第二侧延伸至所述第一管芯的第一侧，所述第二侧与所述第一侧相对，所述电连接件邻近所述第一管芯；用模塑料包封所述第一管芯和所述电连接件；形成接近所述第一管芯的所述第一侧和所述模塑料的互连结构；在所述互连结构上形成第一组焊料凸块；将所述第一封装件接合至所述互连结构；和从所述载体衬底去除所述第二封装件。
在一些实施例中，该方法还包括：使用第二组焊料凸块将第四封装件接合至所述第二封装件，所述第四封装件接近所述第一管芯的所述第二侧。
在一些实施例中，该方法还包括：使用所述第一组焊料凸块将衬底接合至所述第二封装件。
本发明提供了另一方法的实施例，该方法包括引导第一半导体封装件处的激光束以熔化焊料接头，该焊料接头将第一半导体封装件的第一接触焊盘接合至第二半导体封装件的第二接触焊盘，使用第一接合头去除第一半导体封装件，并且将置换的半导体封装件接合至第二接触焊盘。
在一些实施例中，该方法还包括：从所述第二接触焊盘处至少去除焊料的部分。
在一些实施例中，该方法还包括：形成所述第二半导体封装件，包括：在载体衬底上方形成电连接件；将第一管芯附接至所述载体衬底，所述电连接件从所述第一管芯的第二侧延伸至所述第一管芯的第一侧，所述第二侧与所述第一侧相对，所述电连接件邻近所述第一管芯；用模塑料包封所述第一管芯和所述电连接件；形成接近所述第一管芯的所述第一侧和所述模塑料的互连结构，所述互连结构包括所述第二接触焊盘；在所述互连结构上形成第一组焊料凸块；将所述第一半导体封装件接合至所述互连结构；以及从所述载体衬底处去除所述第二半导体封装件。
在一些实施例中，该方法还包括：使用第二组焊料凸块将第三半导体封装件接合至所述第二半导体封装件，所述第三半导体封装件接近所述第一管芯的所述第二侧。
在一些实施例中，该方法还包括：使用所述第一组焊料凸块将衬底接合至所述第二半导体封装件。
在一些实施例中，所述第三半导体封装件包括第二管芯。本发明提供了封装件结构的进一步的实施例，该封装件结构包括第一封装件。第一封装件包括位于介电层上的第一管芯、邻近第一管芯并且从第一管芯的第一侧延伸至第一管芯的第二侧的电连接件(第二侧与第一侧相对)、至少横向包封第一管芯和电连接件的模塑料、位于第一管芯的第一侧和模塑料上方的互连结构、位于具有第一组焊料接头的互连结构上方并且电连接至具有第一组焊料接头的互连结构的集成无源器件以及位于互连结构上方并且电连接至互连结构的第一组导电连接件，第一组导电连接件包括第一导电连接件和第二导电连接件，第一导电连接件比第二导电连接件更靠近集成无源器件，第一导电连接件比第二导电连接件具有更厚的金属间化合物层。
在一些实施例中，位于所述集成无源器件和所述第一导电连接件之间的距离小于150μm。
在一些实施例中，该封装结构还包括：第二封装件，使用第二组导电连接件连接至所述第一封装件，所述第二封装件接近所述第一管芯的所述第二侧。
在一些实施例中，该封装结构还包括：衬底，使用所述第一组导电连接件连接至所述第一封装件，所述集成无源器件介于所述第一封装件和所述衬底之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种用于半导体封装结构的返工方法，包括：
用第一组焊料接头将第一封装件接合至第二封装件的第一组导电焊盘；
测试所述第一封装件的缺陷；
根据测试的所述第一封装件的缺陷，通过将激光束引导至所述第一封装件的表面处来加热所述第一组焊料接头；
在所述第一组焊料接头加热之后，去除所述第一封装件；以及
将第三封装件接合至所述第二封装件的所述第一组导电焊盘。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299326A (zh) * 2018-03-23 2019-10-01 台湾积体电路制造股份有限公司 用于形成半导体器件的方法和封装件
CN110660809A (zh) * 2018-06-28 2020-01-07 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置
CN113539980A (zh) * 2020-06-30 2021-10-22 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN114348954A (zh) * 2021-12-09 2022-04-15 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） Mems圆片键合机构及mems圆片键合的原位解封方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037963B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
CN108341394B (zh) * 2017-01-24 2020-11-20 苏州明皜传感科技有限公司 微机电系统装置
KR20180090527A (ko) * 2017-02-03 2018-08-13 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10319683B2 (en) 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
US10784203B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
DE102018105052B4 (de) 2017-11-15 2022-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Package und Verfahren
US20190164948A1 (en) * 2017-11-27 2019-05-30 Powertech Technology Inc. Package structure and manufacturing method thereof
US11233028B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and chip structure
US11232957B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and package structure
US11114315B2 (en) * 2017-11-29 2021-09-07 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11610855B2 (en) 2017-11-29 2023-03-21 Pep Innovation Pte. Ltd. Chip packaging method and package structure
JP2019149507A (ja) * 2018-02-28 2019-09-05 東芝メモリ株式会社 半導体装置及びその製造方法
DE102018125280B4 (de) 2018-03-23 2022-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Package und Verfahren
US11424195B2 (en) * 2018-04-02 2022-08-23 Intel Corporation Microelectronic assemblies having front end under embedded radio frequency die
EP3633716A1 (en) * 2018-10-05 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Package with embedded electronic component being encapsulated in a pressureless way
DE102019118480B4 (de) 2018-11-30 2022-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes schaltungs-package und verfahren
US11688693B2 (en) 2019-10-29 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and method of manufacture
DE102020119181A1 (de) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpackages und verfahren zu deren herstellung
DE102020125201B4 (de) * 2020-02-27 2024-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Mikroelektro-mechanisches system und verfahren zu seinerherstellung
US11462461B2 (en) * 2020-06-03 2022-10-04 Apple Inc. System in package for lower z height and reworkable component assembly
US11646293B2 (en) 2020-07-22 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method
US11996384B2 (en) * 2020-12-15 2024-05-28 Pulseforge, Inc. Method and apparatus for debonding temporarily bonded wafers in wafer-level packaging applications
US20220199461A1 (en) * 2020-12-18 2022-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US11728312B2 (en) * 2021-01-22 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packaging and methods of forming same
EP4340011A4 (en) * 2021-12-31 2024-10-09 Boe Tech Group Co Ltd PRINTED CIRCUIT BOARD, FUNCTION BACK PLATE AND PREPARATION METHOD THEREFOR
KR20230163784A (ko) * 2022-05-24 2023-12-01 (주)티에스이 반도체 패키지의 테스트 장치

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735911A (en) * 1971-04-30 1973-05-29 Ibm Integrated circuit chip repair tool
US4278867A (en) * 1978-12-29 1981-07-14 International Business Machines Corporation System for chip joining by short wavelength radiation
US6475830B1 (en) * 2000-07-19 2002-11-05 Cisco Technology, Inc. Flip chip and packaged memory module
WO2004107432A1 (ja) * 2003-05-29 2004-12-09 Fujitsu Limited 電子部品の実装方法、取外し方法及びその装置
KR100909322B1 (ko) * 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9318464B2 (en) * 2013-05-21 2016-04-19 Advanced Micro Devices, Inc. Variable temperature solders for multi-chip module packaging and repackaging
JP2015012005A (ja) * 2013-06-26 2015-01-19 ソニー株式会社 半導体装置
US10269762B2 (en) * 2015-10-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Rework process and tool design for semiconductor package

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299326A (zh) * 2018-03-23 2019-10-01 台湾积体电路制造股份有限公司 用于形成半导体器件的方法和封装件
CN110299326B (zh) * 2018-03-23 2021-03-09 台湾积体电路制造股份有限公司 用于形成半导体器件的方法和封装件
US11942464B2 (en) 2018-03-23 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
CN110660809A (zh) * 2018-06-28 2020-01-07 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置
CN110660809B (zh) * 2018-06-28 2023-06-16 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置
CN113539980A (zh) * 2020-06-30 2021-10-22 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113539980B (zh) * 2020-06-30 2024-02-02 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN114348954A (zh) * 2021-12-09 2022-04-15 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） Mems圆片键合机构及mems圆片键合的原位解封方法

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