CN116313775B - 一种半导体结构的制造方法 - Google Patents
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Abstract
本申请提供一种半导体结构的制造方法，包括：利用第一研磨液研磨部分厚度的第二介质层，利用第二研磨液研磨剩余厚度的第二介质层和少量的第一介质层，利用第三研磨液快速研磨大量的第一介质层，第一次研磨工艺时不研磨至第一介质层和第二介质层的界面，使得不会由于第一研磨液在界面处扩大凹槽中的凹陷。第二研磨液具有凹槽保护作用，就能够降低凹槽中凹陷的程度。第三研磨液利用较大的研磨速度快速研磨大量的第一介质层，研磨时间较短，大大降低了研磨工艺的研磨成本。此外，3次研磨工艺都采用酸性研磨液，降低了研磨液中研磨颗粒由于酸碱值的变化产生的团聚结晶的概率，从而降低了半导体结构在研磨过程中划伤的风险。
Description
技术领域
本发明涉及半导体领域，特别涉及一种半导体结构的制造方法。
背景技术
随着半导体相关领域的技术发展，半导体器件的制造工艺也在不断提升。在制造半导体器件时，经常会利用研磨工艺，即利用研磨设备对半导体材料进行研磨，实现表面平坦化。
在研磨过程中会存在对于填充完毕的深沟槽进行平坦化的需求。参考图1所示，为一种半导体器件的结构示意图。该半导体器件包括深度较深的凹槽，凹槽中填充满了氧化硅层，并且氧化硅层也覆盖了氮化硅层的表面。在平坦化时，需要研磨去除覆盖氮化硅层的氧化硅层以及部分氮化硅层。
当前是通过利用2次研磨工艺分别对氧化硅层和氮化硅层进行研磨，但是在第1次研磨工艺中，会导致凹槽中的氧化硅层表面出现凹陷（dishing），导致研磨完毕后凹槽中的氧化硅层表面和氮化硅层表面不齐平，研磨工艺导致的缺陷较多，最终影响半导体器件的性能。因此，现在亟需一种研磨方法，能在保证较好的研磨效果的前提下，减小对半导体器件的研磨损伤。
发明内容
有鉴于此，本申请的目的在于提供一种半导体结构的制造方法，能够降低凹槽中出现凹陷的概率，减少研磨工艺导致的缺陷，提高半导体器件的性能。
本申请实施例提供了一种半导体结构的制造方法，所述方法包括：
提供衬底；
形成第一介质层，所述第一介质层覆盖所述衬底表面；
形成凹槽，所述凹槽贯穿所述第一介质层和部分所述衬底；
形成第二介质层，所述第二介质层填充所述凹槽，且覆盖所述第一介质层远离所述衬底一侧的表面；
利用第一研磨液研磨部分厚度的所述第二介质层；
利用第二研磨液研磨剩余厚度的所述第二介质层和第一厚度的所述第一介质层；
利用第三研磨液研磨第二厚度的所述第一介质层，所述第一厚度小于所述第二厚度；
其中，所述第一研磨液与所述第二研磨液均为酸性研磨液，且包含不同的研磨颗粒；所述第一研磨液与所述第三研磨液为包含相同研磨颗粒的研磨液，且所述第一研磨液的酸碱值大于所述第三研磨液的酸碱值。
可选地，所述第三研磨液对所述第一介质层的研磨速度大于所述第二研磨液对所述第一介质层的研磨速度。
可选地，利用所述第一研磨液研磨的所述第二介质层的厚度，大于利用所述第二研磨液研磨的所述第二介质层的厚度。
可选地，所述第二研磨液对所述第二介质层和所述第一介质层的研磨选择比大于或等于40:1；所述第三研磨液对所述第一介质层和所述第二介质层的研磨选择比大于或等于20:1。
可选地，所述第二研磨液的酸碱值小于或等于所述第一研磨液的酸碱值，所述第三研磨液的酸碱值小于所述第二研磨液的酸碱值。
可选地，研磨过程中，所述第一研磨液的研磨颗粒带正电，所述第二介质层的表面颗粒带负电。
可选地，所述第一研磨液的固含量小于5%。
可选地，所述衬底包括相互键合的第一晶圆和第二晶圆，所述第一晶圆的第一表面和所述第一介质层接触，所述第一晶圆的第二表面和所述第二晶圆通过介电层连接。
本申请实施例提供了一种半导体结构的制造方法，其特征在于，所述方法包括：
提供衬底；
形成第一介质层，所述第一介质层覆盖所述衬底表面；
形成凹槽，所述凹槽贯穿所述第一介质层和部分所述衬底；
形成第二介质层，所述第二介质层覆盖所述凹槽的内壁，且覆盖所述第一介质层远离所述衬底一侧的表面；
形成第三介质层，所述第三介质层覆盖所述第二介质层远离所述衬底一侧的表面；
形成第四介质层，所述第四介质层覆盖所述第三介质层远离所述衬底一侧的表面，且所述第四介质层填充满所述凹槽；
利用第一研磨液研磨部分厚度的所述第四介质层；利用第二研磨液研磨剩余厚度的所述第四介质层和全部厚度的所述第三介质层；
利用所述第一研磨液研磨部分厚度的所述第二介质层；利用所述第二研磨液研磨剩余厚度的所述第二介质层和第一厚度的所述第一介质层；
利用第三研磨液研磨第二厚度的所述第一介质层以及位于所述凹槽中的所述第二介质层、所述第三介质层和所述第四介质层；所述第一厚度小于所述第二厚度；
其中，所述第一研磨液与所述第二研磨液均为酸性研磨液，且包含不同的研磨颗粒；所述第一研磨液与所述第三研磨液为包含相同研磨颗粒的研磨液，且所述第一研磨液的酸碱值大于所述第三研磨液的酸碱值。
可选地，所述第一介质层和所述第三介质层的材料相同，所述第二介质层和所述第四介质层的材料相同，所述第一介质层和所述第二介质层的材料不同。
本申请实施例提供了一种半导体结构的制造方法，方法包括：提供衬底，形成第一介质层，第一介质层覆盖衬底表面，形成凹槽，凹槽贯穿第一介质层和部分衬底，形成第二介质层，第二介质层填充凹槽，且覆盖第一介质层远离衬底一侧的表面，也就是说，衬底、第一介质层和第二介质层依次层叠，凹槽中的填充材料和第二介质层的材料相同。利用第一研磨液研磨部分厚度的第二介质层，利用第二研磨液研磨剩余厚度的第二介质层和第一厚度的第一介质层，利用第三研磨液研磨第二厚度的第一介质层，第一厚度小于第二厚度，也就是说，第一研磨液在研磨第二介质层的过程中，不将第二介质层完全研磨完毕，即第一次研磨工艺时不研磨至第一介质层和第二介质层的界面，使得不会由于第一研磨液在第一介质层和第二介质层的界面处扩大凹槽中的凹陷。
在利用第一溶液研磨部分厚度的第二介质层之后，可以利用第二研磨液继续研磨剩余厚度的第二介质层以及厚度较小的第一介质层，第二研磨液在研磨过程中，不会导致凹槽中的凹陷，也就是说，第二研磨液在研磨过程中具有凹槽保护作用，这样就能够降低凹槽中凹陷的程度。第三研磨液快速研磨厚度较大的第一介质层，研磨时间较短，大大降低了研磨工艺的研磨成本。第一研磨液和第二研磨液的研磨颗粒不同，第一研磨液与第三研磨液为包含相同研磨颗粒的研磨液，也就是说，利用第二研磨液避开界面以避免扩大凹陷程度，利用包含相同研磨颗粒的第一研磨液和第三研磨液进行快速研磨，降低成本。
此外，第一研磨液与第二研磨液均为酸性研磨液，第一研磨液的酸碱值大于第三研磨液的酸碱值，即3次研磨工艺都采用酸性研磨液，属于同一酸碱值区间，降低了研磨液中研磨颗粒由于酸碱值的变化产生的团聚结晶的概率，从而降低了半导体器件在研磨过程中划伤的风险。由此可见，通过利用3剂酸性研磨液，这样就能够实现在3次研磨工艺的过程中较低的缺陷引入概率，并且大大提高了整体的研磨速率，降低研磨成本，提高最终利用待研磨晶圆制造得到的半导体器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了一种半导体器件的结构示意图；
图2示出了另一种半导体器件的结构示意图；
图3示出了本申请实施例提供的一种半导体结构的制造方法的流程示意图；
图4-图10示出了本申请实施例根据半导体结构的制造方法制造半导体器件的结构示意图；
图11示出了本申请实施例提供的一种半导体结构的结构示意图；
图12示出了本申请实施例提供的另一种半导体结构的制造方法的流程示意图；
图13-图18示出了本申请实施例根据半导体结构的制造方法制造半导体器件的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
随着半导体相关领域的技术发展，半导体器件的制造工艺也在不断提升。在制造半导体器件时，经常会利用研磨工艺，即利用研磨设备对半导体材料进行研磨，实现表面平坦化。
在研磨过程中会存在对于填充完毕的深沟槽进行平坦化的需求。参考图1所示，为一种半导体器件的结构示意图。该半导体器件包括深度较深的沟槽10，沟槽10也可以称为凹槽。沟槽10中填充满了氧化硅层30，并且氧化硅层30也覆盖了氮化硅层20的表面。由于沟槽10深度较深，因此需要填充较厚的氧化硅层30，因此覆盖在氮化硅层20上的氧化硅层30厚度较厚，在平坦化时，需要研磨去除全部厚度的氧化硅层30，研磨去除量较大。在平坦化时，除了需要研磨去除覆盖氮化硅层20的氧化硅层30，还需要研磨去除部分氮化硅层20，氮化硅层20的研磨去除量也较大。
当前是通过利用2次研磨工艺分别对氧化硅层30和氮化硅层20进行研磨，第1次研磨工艺采用碱性氧化硅粒子研磨液研磨氧化硅层30，第2次研磨工艺采用酸性氧化铈粒子研磨液研磨氮化硅层20。但是在第1次研磨工艺中，会导致沟槽10中的氧化硅层30表面出现凹陷（dishing）40，导致研磨完毕后沟槽10中的氧化硅层30表面和氮化硅层20表面不齐平，参考图2所示。经发明人研究发现，在第1次研磨工艺中，碱性氧化硅粒子研磨液会接触到氧化硅层30和氮化硅层20之间的界面，由此导致在利用碱性氧化硅粒子研磨液研磨至界面处时，就会在沟槽10中形成凹陷40。
此外，在第1次研磨工艺时采用碱性氧化硅粒子研磨液，虽然碱性环境中氧化硅层30表面的化学反应更容易实现，但是研磨液中的氧化硅粒子和氧化硅层30表面的氧化硅材料都是带负电，电性互斥，此时为了获得较大的研磨速度会增大研磨液中的固含量，例如碱性氧化硅粒子研磨液中的固含量为30%，较大的固含量可能更容易在研磨过程中划伤半导体器件，导致额外的缺陷。
在第2次研磨工艺时采用酸性氧化铈粒子研磨液，虽然平坦化效果较好，但是研磨氮化硅层20的研磨速度较低，即使采用较大的研磨压力，研磨时间也较长，较长的研磨时间对应较大的工艺成本，较大的研磨压力增大了晶圆划伤的风险。并且较长研磨时间和较大研磨压力会影响研磨设备中例如研磨头等的使用寿命，不适合大规模量产。
此外，第1次研磨工艺采用碱性研磨液，酸碱值（pH值）为11，第2次研磨工艺采用酸性研磨液，pH值为5，也就是2次研磨工艺存在酸碱切换的问题，切换研磨液时，残留的碱性氧化硅粒子和酸性氧化铈粒子容易产生研磨粒子团聚结晶，最终在研磨过程中划伤半导体器件。
由此可见，上述两步研磨工艺导致的缺陷较多，最终影响半导体器件的性能。因此，现在亟需一种研磨方法，能在保证较好的研磨效果的前提下，减小对晶圆的研磨损伤，并且在研磨完毕后能够保证凹槽中的氧化硅层和氮化硅层表面保持齐平。
基于此，本申请实施例提供了一种半导体结构的制造方法，方法包括：提供衬底，形成第一介质层，第一介质层覆盖衬底表面，形成凹槽，凹槽贯穿第一介质层和部分衬底，形成第二介质层，第二介质层填充凹槽，且覆盖第一介质层远离衬底一侧的表面，也就是说，衬底、第一介质层和第二介质层依次层叠，凹槽中的填充材料和第二介质层的材料相同。利用第一研磨液研磨部分厚度的第二介质层，利用第二研磨液研磨剩余厚度的第二介质层和第一厚度的第一介质层，利用第三研磨液研磨第二厚度的第一介质层，第一厚度小于第二厚度，也就是说，第一研磨液在研磨第二介质层的过程中，不将第二介质层完全研磨完毕，即第一次研磨工艺时不研磨至第一介质层和第二介质层的界面，使得不会由于第一研磨液在第一介质层和第二介质层的界面处扩大凹槽中的凹陷。在利用第一溶液研磨部分厚度的第二介质层之后，可以利用第二研磨液继续研磨剩余厚度的第二介质层以及厚度较小的第一介质层，第二研磨液在研磨过程中，不会导致凹槽中的凹陷，也就是说，第二研磨液在研磨过程中具有凹槽保护作用，这样就能够降低凹槽中凹陷的程度。第三研磨液快速研磨厚度较大的第一介质层，研磨时间较短，大大降低了研磨工艺的研磨成本。第一研磨液和第二研磨液的研磨颗粒不同，第一研磨液与第三研磨液为包含相同研磨颗粒的研磨液，也就是说，利用第二研磨液避开界面以避免扩大凹陷程度，利用包含相同研磨颗粒的第一研磨液和第三研磨液进行快速研磨，降低成本。此外，第一研磨液与第二研磨液均为酸性研磨液，第一研磨液的酸碱值大于第三研磨液的酸碱值，即3次研磨工艺都采用酸性研磨液，属于同一酸碱值区间，降低了研磨液中研磨颗粒由于酸碱值的变化产生的团聚结晶的概率，从而降低了半导体器件在研磨过程中划伤的风险。由此可见，通过利用3剂酸性研磨液，这样就能够实现在3次研磨工艺的过程中较低的缺陷引入概率，并且大大提高了整体的研磨速率，降低研磨成本，提高最终利用待研磨晶圆制造得到的半导体器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参见图3，该图为本申请实施例提供的一种半导体结构的制造方法的流程示意图。
S101，提供衬底110，参考图4所示。
在本申请的实施例中，衬底110为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、绝缘体上硅（Silicon On Insulator，SOI）或绝缘体上锗（Germanium On Insulator，GOI）等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以是其他外延结构，例如绝缘体上锗硅（Silicon and Germanium On Insulator，SGOI）等。本实施例中，衬底110为硅衬底。
S102，形成第一介质层120，参考图5所示。
在本申请的实施例中，可以在衬底110的一侧表面形成第一介质层120，即第一介质层120覆盖衬底110的表面。第一介质层120的材料可以是氮化硅。可以利用沉积工艺形成第一介质层120。
S103，形成凹槽140，参考图6所示。
在本申请的实施例中，可以在第一介质层120和衬底110中形成凹槽140，凹槽140贯穿第一介质层120和部分衬底110。
具体的，可以对第一介质层120和衬底110进行刻蚀形成凹槽140。
S104，形成第二介质层130，参考图7所示。
在本申请的实施例中，在形成凹槽140之后，可以继续形成第二介质层130，第二介质层130填充凹槽140并且第二介质层130覆盖第一介质层120远离衬底110的一侧表面，也就是说，在对第一介质层120和衬底110进行刻蚀形成凹槽140后，可以继续在凹槽140中填充第二介质层130的材料，直到凹槽140被填充满为止，凹槽140中的填充材料和第二介质层130的材料相同。第二介质层130的材料可以是氧化硅。
S105，利用第一研磨液研磨部分厚度的第二介质层130，参考图8所示。
在本申请的实施例中，可以利用第一研磨液研磨第二介质层130，在具体研磨时，避免第一研磨液直接接触第一介质层120和第二介质层130之间的界面，因此可以利用第一研磨液研磨部分厚度的第二介质层130，保留一些厚度的第二介质层130，以降低在凹槽140的填充材料中形成凹陷的概率或者扩大凹陷的概率。
本申请实施中，研磨工艺可以为化学机械抛光（Chemical MechanicalPolishing，CMP）工艺，化学机械抛光是集成电路制造中实现半导体材料表面平坦化的重要步骤，其原理是在一定的压力及研磨液的作用下，半导体材料与研磨垫做相对运动，借助机械力以及化学反应使半导体材料表面实现高度平坦化。
在本申请的实施例中，第一研磨液可以为酸性研磨液，第一研磨液可以为弱酸性，pH值的范围可以为4.0~6.0，例如第一酸性研磨液的pH值具体可以为4.5、5.0、5.5或6.0。当第二介质层130的材料为氧化硅时，第二介质层130表面的氧化硅材料在碱性和弱酸性的条件下带负电，强酸性条件下带正电。为实现较大的研磨速度，第一研磨液可以带正电，此时正负电荷不互斥，能够提高第一研磨液中研磨颗粒的利用率。
具体的，第一研磨液的研磨颗粒可以是氧化硅，此时可以对氧化硅研磨颗粒做表面改性，实现氧化硅研磨颗粒在弱酸性的条件下也能够带正电。
在实际应用中，当第一研磨液的研磨颗粒带正电时，第一研磨液的固含量可以较低，也能够实现碱性研磨液较大固含量达到的研磨速度。这样较低固含量研磨剂，在研磨过程中能够降低待研磨晶圆被划伤的风险。
具体的，第一研磨液的固含量小于阈值，阈值可以小于10%或者小于5%。例如，第一酸性研磨液的固含量可以为3%、5%或8%，大大小于碱性氧化硅研磨液的30%固含量。
S106，利用第二研磨液研磨剩余厚度的第二介质层130和第一厚度的第一介质层120，参考图9所示。
在本申请的实施例中，在利用第一研磨液研磨部分厚度的第二介质层130之后，可以继续利用第二研磨液将剩余厚度的第二介质层130研磨去除，而后继续利用第二研磨液研磨去除第一厚度的第一介质层120。在利用第二研磨液研磨的过程中，第二研磨液不会扩大凹槽140中的凹陷，也就是说，第二研磨液在研磨过程中具有凹槽保护作用，这样就能够降低凹槽中凹陷的程度，在研磨时的第一介质层120远离衬底110的一侧表面和凹槽140中的填充材料远离衬底110的一侧表面基本齐平，也就是说，经过第二研磨液研磨之后的第一介质层120和凹槽140中的填充材料都为平坦表面，降低引入凹陷的风险。
在实际应用中，第二研磨液可以也为酸性研磨液，并且第二研磨液的研磨颗粒和第一研磨液的研磨颗粒不同，第二研磨液的研磨颗粒可以为氧化铈。第二研磨液的酸碱值小于或等于第一研磨液的酸碱值，例如第二研磨液的pH值范围可以是4.0~6.0，例如，第二研磨液的pH值具体可以为4.5、5.0、5.5或6.0。
在本申请的实施例中，利用第一研磨液研磨的第二介质层130的厚度，大于利用第二研磨液研磨的第二介质层130的厚度，也就是说，利用第一研磨液研磨较多的第二介质层130，而后继续利用第二研磨液研磨少量第二介质层130，实现既能利用第一研磨液快速研磨去除第二介质层130，还能利用第二研磨液避免第一研磨液接触第一介质层120和第二介质层130的表面。
在实际应用中，当第二研磨液的研磨颗粒可以为氧化铈时，利用第二研磨液研磨第一介质层120的研磨速度较慢，因此第一厚度可以较小，即利用第二研磨液研磨厚度较小的第一介质层120。
S107，利用第三研磨液研磨第二厚度的第一介质层120，参考图10所示。
在本申请的实施例中，在利用第二研磨液研磨剩余厚度的第二介质层130和第一厚度的第一介质层120之后，可以继续利用第三研磨液研磨第二厚度的第一介质层120，参考图10所示，其中，第二厚度大于第一厚度，也就是说，利用第二研磨液去除少量第一介质层120，利用第三研磨液去除大量第一介质层120。
具体的，第三研磨液对第一介质层120的研磨速度远大于第二酸性研磨液对第一介质层120的研磨速度，这样就能够大幅度提升对第一介质层120研磨时的研磨速度，降低对第一介质层120研磨时的研磨时间，降低研磨成本。
第三研磨液对第一介质层120的研磨速度大于第一目标阈值，第一目标阈值大于1000埃/每分钟。例如第三研磨液对第一介质层120的研磨速度为1200埃/每分钟。
在本申请的实施例中，第二研磨液可以选择对第二介质层130和第一介质层120的研磨选择比较大的研磨液，即第二研磨液研磨第二介质层130的研磨速度远快于第二研磨液研磨第一介质层120的研磨速度。这样在利用第二研磨液研磨到第二介质层130和第一介质层120的界面时，就能够利用研磨选择比分辨出研磨进度，并且也进一步降低了凹槽140中出现凹陷的概率。
第二研磨液对第二介质层130和第一介质层120的研磨选择比可以大于第二目标阈值，第二目标阈值可以大于10。例如，第二研磨液对第二介质层130和第一介质层120的研磨选择比大于或等于20:1、30:1或40:1。
在本申请的实施例中，第三研磨液对第一介质层120和第二介质层130的研磨选择比大于第三目标阈值，第三目标阈值可以大于或等于20，即第三研磨液对第一介质层120和第二介质层130的研磨选择比大于或等于20:1、30:1或40:1。由于研磨选择比较大，在研磨第一介质层120时，对凹槽140中的填充材料的研磨损伤较小，因此第三研磨液也不会扩大凹槽140中的凹陷。
在本申请的实施例中，第三研磨液和第一研磨液的研磨颗粒相同，也就是说，可以利用具有相同研磨颗粒的研磨液分别研磨第一介质层120和第二介质层130。当第一研磨液的研磨颗粒为氧化硅时，第三研磨液的研磨颗粒也可以为氧化硅。相较于利用较为昂贵的氧化铈研磨液研磨去除大量第一介质层120，利用更为便宜的酸性氧化硅研磨液快速研磨去除第一介质层120更为节省研磨成本。
在本申请的实施例中，第三研磨液的酸碱值可以小于第一研磨液的酸碱值，也就是说，第三研磨液的酸性大于第一研磨液的酸性。例如第三研磨液的酸碱值范围为1.0~3.0，为高酸性研磨液，例如，第三研磨液的pH值具体可以为1.0、1.5、2.0、2.5或3.0。
由此可见，3次研磨工艺都采用酸性研磨液，属于同一酸碱值区间，并且酸碱值逐渐降低，即第二研磨液的酸碱值小于或等于第一研磨液的酸碱值，第三研磨液的酸碱值小于第二研磨液的酸碱值，这样就能够降低研磨液中研磨颗粒由于酸碱值的变化产生的团聚结晶的概率，从而降低了待研磨晶圆在研磨过程中划伤的风险。通过利用3剂酸性研磨液，这样就能够实现在3次研磨工艺的过程中较低的缺陷引入概率，提高最终利用待研磨晶圆制造得到的半导体器件的性能。本申请实施例利用3次研磨工艺进行研磨，可以适当降低每一次研磨工艺的研磨量，能够更容易控制凹槽140处填充材料的形貌，降低出现凹陷的概率或者降低凹陷扩大的概率。
在实际应用中，参考图11所示，为本申请实施例提供的另一种半导体结构的结构示意图。衬底110包括相互键合的第一晶圆111和第二晶圆112，其中，第一晶圆111的第一表面和第一介质层120接触，即第一晶圆111距离第一介质层120更近。第一晶圆111的第二表面和第二晶圆112可以利用介电层113连接。介电层113的材料可以是碳化硅或氧化硅。
参考图11所示，可以在凹槽140中设置第一金属，利用第一金属和第一晶圆111靠近凹槽140的一侧设置的第二金属进行连接，实现第一晶圆111的电引出。为实现上述电引出，由于凹槽140已经贯穿部分厚度的第一晶圆111，即凹槽140的深度较深，此时对包括较深的凹槽140的半导体结构进行研磨的难度较大，要最终实现平坦化效果，就不能形成或扩大凹槽140中的凹陷。利用本申请的3步研磨工艺，即可保证在研磨的过程中，不扩大凹槽140中的凹陷，实现各膜层的平坦化处理。
本申请实施例提供的半导体结构后续可以继续进行其他制造工艺，最终形成完整的半导体器件，半导体器件例如可以是图像传感器（CMOS Image Sensor，CIS）。
综上所述，本申请实施例提供了一种半导体结构的制造方法，方法包括：提供衬底，形成第一介质层，第一介质层覆盖衬底表面，形成凹槽，凹槽贯穿第一介质层和部分衬底，形成第二介质层，第二介质层填充凹槽，且覆盖第一介质层远离衬底一侧的表面，也就是说，衬底、第一介质层和第二介质层依次层叠，凹槽中的填充材料和第二介质层的材料相同。利用第一研磨液研磨部分厚度的第二介质层，利用第二研磨液研磨剩余厚度的第二介质层和第一厚度的第一介质层，利用第三研磨液研磨第二厚度的第一介质层，第一厚度小于第二厚度，也就是说，第一研磨液在研磨第二介质层的过程中，不将第二介质层完全研磨完毕，即第一次研磨工艺时不研磨至第一介质层和第二介质层的界面，使得不会由于第一研磨液在第一介质层和第二介质层的界面处扩大凹槽中的凹陷。
在利用第一溶液研磨部分厚度的第二介质层之后，可以利用第二研磨液继续研磨剩余厚度的第二介质层以及厚度较小的第一介质层，第二研磨液在研磨过程中，不会导致凹槽中的凹陷，也就是说，第二研磨液在研磨过程中具有凹槽保护作用，这样就能够降低凹槽中凹陷的程度。第三研磨液快速研磨厚度较大的第一介质层，研磨时间较短，大大降低了研磨工艺的研磨成本。第一研磨液和第二研磨液的研磨颗粒不同，第一研磨液与第三研磨液为包含相同研磨颗粒的研磨液，也就是说，利用第二研磨液避开界面以避免扩大凹陷程度，利用包含相同研磨颗粒的第一研磨液和第三研磨液进行快速研磨，降低成本。
此外，第一研磨液与第二研磨液均为酸性研磨液，第一研磨液的酸碱值大于第三研磨液的酸碱值，即3次研磨工艺都采用酸性研磨液，属于同一酸碱值区间，降低了研磨液中研磨颗粒由于酸碱值的变化产生的团聚结晶的概率，从而降低了半导体器件在研磨过程中划伤的风险。由此可见，通过利用3剂酸性研磨液，这样就能够实现在3次研磨工艺的过程中较低的缺陷引入概率，并且大大提高了整体的研磨速率，降低研磨成本，提高最终利用待研磨晶圆制造得到的半导体器件的性能。
参见图12，该图为本申请实施例提供的一种半导体结构的制造方法的流程示意图。
S201，提供衬底110，参考图4所示。
在本申请的实施例中，衬底110为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、绝缘体上硅（Silicon On Insulator，SOI）或绝缘体上锗（Germanium On Insulator，GOI）等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以是其他外延结构，例如绝缘体上锗硅（Silicon and Germanium On Insulator，SGOI）等。本实施例中，衬底110为硅衬底。
S202，形成第一介质层120，参考图5所示。
在本申请的实施例中，可以在衬底110的一侧表面形成第一介质层120，即第一介质层120覆盖衬底110的表面。第一介质层120的材料可以是氮化硅。可以利用沉积工艺形成第一介质层120。
S203，形成凹槽140，参考图6所示。
在本申请的实施例中，可以在第一介质层120和衬底110中形成凹槽140，凹槽140贯穿第一介质层120和部分衬底110。
具体的，可以对第一介质层120和衬底110进行刻蚀形成凹槽140。
S204，形成第二介质层130，参考图13所示。
在本申请的实施例中，在形成凹槽140之后，可以继续形成第二介质层130，第二介质层130覆盖凹槽140的内壁以及覆盖第一介质层120远离衬底110的一侧表面，也就是说，在对第一介质层120和衬底110进行刻蚀形成凹槽140后，可以继续在凹槽140中以及第一介质层120的表面形成第二介质层130，此时第二介质层130仅覆盖凹槽140的底部和侧壁，并没有完全填充满凹槽140。第二介质层130的形成工艺可以为沉积工艺。第二介质层130的材料可以是氧化硅。
S205，形成第三介质层150，参考图14所示。
在本申请的实施例中，在形成第二介质层130之后，可以继续形成第三介质层150，第三介质层150覆盖第二介质层130远离衬底110的一侧表面，也就是说，第三介质层150仅覆盖第二介质层130，并没有完全填充满凹槽140。第三介质层150的材料可以是氮化硅。
S206，形成第四介质层160，参考图15所示。
在本申请的实施例中，继续形成第四介质层160，第四介质层160覆盖第三介质层150远离衬底110的一侧表面，可以利用第四介质层160填充满凹槽140，也就是说，凹槽140中的填充材料包括第二介质层130、第三介质层150和第四介质层160的材料。第四介质层160的材料可以是氧化硅。
在实际应用中，第一介质层120和第三介质层150的材料相同，第二介质层130和第四介质层160的材料相同，第一介质层120和第二介质层130的材料不同，相应地，第三介质层150和第四介质层160的材料也不同。
S207，利用第一研磨液研磨部分厚度的第四介质层160，利用第二研磨液研磨剩余厚度的第四介质层160和全部厚度的第三介质层150，参考图16所示。
在本申请的实施例中，可以利用第一研磨液研磨第四介质层160，在具体研磨时，避免第一研磨液直接接触第四介质层160和第三介质层150之间的界面，因此可以利用第一研磨液研磨部分厚度的第四介质层160，保留一些厚度的第四介质层160，以降低在凹槽140的填充材料中形成凹陷的概率或者扩大凹陷的概率。
在本申请的实施例中，在利用第一研磨液研磨部分厚度的第四介质层160之后，可以继续利用利用第二研磨液将剩余厚度的第四介质层160研磨去除，在利用第二研磨液研磨的过程中，第二研磨液不会扩大凹槽140中的凹陷，也就是说，第二研磨液在研磨过程中具有凹槽保护作用，这样就能够降低凹槽中凹陷的程度，在研磨时的第四介质层160远离衬底110的一侧表面和凹槽140中的填充材料远离衬底110的一侧表面基本齐平，也就是说，经过第二研磨液研磨之后的第四介质层160和凹槽140中的填充材料都为平坦表面，降低引入凹陷的风险。
在本申请的实施例中，在利用第二研磨液研磨去除剩余厚度的第四介质层160之后，可以继续利用第二研磨液研磨去除全部厚度的第三介质层150。第三介质层150的厚度较薄，大约为5-10纳米（nm），因此即使利第二研磨液研磨去除第三介质层150的速度较慢，由于第三介质层150的厚度较薄，也可以无需更换研磨液。
S208，利用第一研磨液研磨部分厚度的第二介质层130，利用第二研磨液研磨剩余厚度的第二介质层130和第一厚度的第一介质层120，参考图17所示。
在本申请的实施例中，可以利用第一研磨液研磨第二介质层130，在具体研磨时，避免第一研磨液直接接触第一介质层120和第二介质层130之间的界面，因此可以利用第一研磨液研磨部分厚度的第二介质层130，保留一些厚度的第二介质层130，以降低在凹槽140的填充材料中形成凹陷的概率或者扩大凹陷的概率。
在本申请的实施例中，在利用第一研磨液研磨部分厚度的第二介质层130之后，可以继续利用第二研磨液将剩余厚度的第二介质层130研磨去除，而后继续利用第二研磨液研磨去除第一厚度的第一介质层120。在利用第二研磨液研磨的过程中，第二研磨液不会扩大凹槽140中的凹陷，也就是说，第二研磨液在研磨过程中具有凹槽保护作用，这样就能够降低凹槽中凹陷的程度，在研磨时的第一介质层120远离衬底110的一侧表面和凹槽140中的填充材料远离衬底110的一侧表面基本齐平，也就是说，经过第二研磨液研磨之后的第一介质层120和凹槽140中的填充材料都为平坦表面，降低引入凹陷的风险。
S209，利用第三研磨液研磨第二厚度的第一介质层120以及位于凹槽140中的第二介质层130、第三介质层150和第四介质层160，参考图18所示。
在本申请的实施例中，在利用第二研磨液研磨剩余厚度的第二介质层130和第一厚度的第一介质层120之后，可以继续利用第三研磨液研磨第二厚度的第一介质层120，参考图18所示，其中，第二厚度大于第一厚度，也就是说，利用第二研磨液去除少量第一介质层120，利用第三研磨液去除大量第一介质层120。
在利用第三研磨液研磨第一介质层120时，同时也对凹槽140中的第二介质层130、第三介质层150和第四介质层160也进行研磨，第三研磨液对第一介质层120和第二介质层130、第三介质层150和第四介质层160的研磨选择比大于或等于20，即第三研磨液对第一介质层120和第二介质层130、第三介质层150和第四介质层160的研磨选择比大于或等于20:1、30:1或40:1。由于研磨选择比较大，在研磨第一介质层120时，对凹槽140中的第二介质层130、第三介质层150和第四介质层160的研磨损伤较小，因此第三研磨液也不会扩大凹槽140中的凹陷。
在本申请的实施例中，第一研磨液、第二研磨液和第三研磨液均为酸性研磨液，且第一研磨液的酸碱值大于第三研磨液的酸碱值，能够降低半导体结构被划伤的风险。第一研磨液和第二研磨液包含不同的研磨颗粒，第二研磨液与第三研磨液为包含相同研磨颗粒的研磨液，实现既能利用第二研磨液降低凹槽140中凹陷扩大的风险，也能够利用第一研磨液和第三研磨液快速研磨，降低成本的目的。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于第二方法实施例而言，由于其基本相似于第一方法实施例，所以描述得比较简单，相关之处参见第一方法实施例的部分说明即可。以上所描述的实施例仅仅是示意性的，本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供衬底；
形成第一介质层，所述第一介质层覆盖所述衬底表面；
形成凹槽，所述凹槽贯穿所述第一介质层和部分所述衬底；
形成第二介质层，所述第二介质层填充所述凹槽，且覆盖所述第一介质层远离所述衬底一侧的表面；
利用第一研磨液研磨部分厚度的所述第二介质层；
利用第二研磨液研磨剩余厚度的所述第二介质层和第一厚度的所述第一介质层；
利用第三研磨液研磨第二厚度的所述第一介质层，所述第一厚度小于所述第二厚度；
其中，所述第一研磨液与所述第二研磨液均为酸性研磨液，且包含不同的研磨颗粒；所述第一研磨液与所述第三研磨液为包含相同研磨颗粒的研磨液，且所述第一研磨液的酸碱值大于所述第三研磨液的酸碱值。
2.根据权利要求1所述的方法，其特征在于，所述第三研磨液对所述第一介质层的研磨速度大于所述第二研磨液对所述第一介质层的研磨速度。
3.根据权利要求1所述的方法，其特征在于，利用所述第一研磨液研磨的所述第二介质层的厚度，大于利用所述第二研磨液研磨的所述第二介质层的厚度。
4.根据权利要求1所述的方法，其特征在于，所述第二研磨液对所述第二介质层和所述第一介质层的研磨选择比大于或等于40:1；所述第三研磨液对所述第一介质层和所述第二介质层的研磨选择比大于或等于20:1。
5.根据权利要求1所述的方法，其特征在于，所述第二研磨液的酸碱值小于或等于所述第一研磨液的酸碱值，所述第三研磨液的酸碱值小于所述第二研磨液的酸碱值。
6.根据权利要求1所述的方法，其特征在于，研磨过程中，所述第一研磨液的研磨颗粒带正电，所述第二介质层的表面颗粒带负电。
7.根据权利要求1-6中任意一项所述的方法，其特征在于，所述第一研磨液的固含量小于5%。
8.根据权利要求1-6中任意一项所述的方法，其特征在于，所述衬底包括相互键合的第一晶圆和第二晶圆，所述第一晶圆的第一表面和所述第一介质层接触，所述第一晶圆的第二表面和所述第二晶圆通过介电层连接。
9.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供衬底；
形成第一介质层，所述第一介质层覆盖所述衬底表面；
形成凹槽，所述凹槽贯穿所述第一介质层和部分所述衬底；
形成第二介质层，所述第二介质层覆盖所述凹槽的内壁，且覆盖所述第一介质层远离所述衬底一侧的表面；
形成第三介质层，所述第三介质层覆盖所述第二介质层远离所述衬底一侧的表面；
形成第四介质层，所述第四介质层覆盖所述第三介质层远离所述衬底一侧的表面，且所述第四介质层填充满所述凹槽；
利用第一研磨液研磨部分厚度的所述第四介质层；利用第二研磨液研磨剩余厚度的所述第四介质层和全部厚度的所述第三介质层；
利用所述第一研磨液研磨部分厚度的所述第二介质层；利用所述第二研磨液研磨剩余厚度的所述第二介质层和第一厚度的所述第一介质层；
利用第三研磨液研磨第二厚度的所述第一介质层以及位于所述凹槽中的所述第二介质层、所述第三介质层和所述第四介质层；所述第一厚度小于所述第二厚度；
其中，所述第一研磨液与所述第二研磨液均为酸性研磨液，且包含不同的研磨颗粒；所述第一研磨液与所述第三研磨液为包含相同研磨颗粒的研磨液，且所述第一研磨液的酸碱值大于所述第三研磨液的酸碱值。
10.根据权利要求9所述的方法，其特征在于，所述第一介质层和所述第三介质层的材料相同，所述第二介质层和所述第四介质层的材料相同，所述第一介质层和所述第二介质层的材料不同。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163489A (ja) * | 1992-11-27 | 1994-06-10 | Nec Corp | 選択平坦化ポリッシング方法 |
| JP2000306869A (ja) * | 1999-04-19 | 2000-11-02 | Tokuyama Corp | 研磨剤および研磨方法 |
| JP2001085374A (ja) * | 1999-07-13 | 2001-03-30 | Kao Corp | 研磨液組成物 |
| DE10022649A1 (de) * | 2000-04-28 | 2001-11-15 | Infineon Technologies Ag | Polierflüssigkeit und Verfahren zur Strukturierung von Metalloxiden |
| CN1395295A (zh) * | 2001-06-29 | 2003-02-05 | 株式会社日立制作所 | 半导体器件的生产方法及其使用的浆体 |
| CN105817991A (zh) * | 2015-01-06 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 化学机械研磨方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6262836B1 (ja) * | 2016-07-28 | 2018-01-17 | 株式会社バイコウスキージャパン | 研磨砥粒、その製造方法、それを含む研磨スラリー及びそれを用いる研磨方法 |
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2023
- 2023-05-12 CN CN202310548180.6A patent/CN116313775B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163489A (ja) * | 1992-11-27 | 1994-06-10 | Nec Corp | 選択平坦化ポリッシング方法 |
| JP2000306869A (ja) * | 1999-04-19 | 2000-11-02 | Tokuyama Corp | 研磨剤および研磨方法 |
| JP2001085374A (ja) * | 1999-07-13 | 2001-03-30 | Kao Corp | 研磨液組成物 |
| DE10022649A1 (de) * | 2000-04-28 | 2001-11-15 | Infineon Technologies Ag | Polierflüssigkeit und Verfahren zur Strukturierung von Metalloxiden |
| CN1395295A (zh) * | 2001-06-29 | 2003-02-05 | 株式会社日立制作所 | 半导体器件的生产方法及其使用的浆体 |
| CN105817991A (zh) * | 2015-01-06 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 化学机械研磨方法 |
Also Published As
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