CN107017161B - 一种减小sti-cmp过程中碟型凹陷的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 45
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 45
- 238000000227 grinding Methods 0.000 claims abstract description 38
- 238000005498 polishing Methods 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims abstract description 20
- 239000000126 substance Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000012530 fluid Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 238000005429 filling process Methods 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 4
- 238000013461 design Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000007788 liquid Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
本发明提出一种减小STI‑CMP过程中碟型凹陷的方法，包括下列步骤：浅沟槽隔离化学机械研磨前，在绝缘层上沉积一层氮化硅层；研磨上述结构不平坦表面凸起处，去除表面凸处氮化硅层；研磨去除凸处氮化硅层下方的绝缘层，同时研磨去除凹处表面氮化硅层；研磨去除剩余绝缘层，直到接触到阻挡层；过研磨去除上述结构表面的残留物。本发明提出的减小STI‑CMP过程中碟型凹陷的方法，在保证抛光机的抛光效果的前提下，提出了一种可减小晶圆浅沟槽表面碟型缺陷的设计方法，该方法可有效的降低因晶圆表面碟型缺陷存在而导致的潜在风险和经济损失。
Description
技术领域
本发明涉及半导体制造领域中的晶圆表面平坦化工艺，且特别涉及一种减小STI-CMP过程中碟型凹陷的方法。
背景技术
随着半导体制造技术的发展，集成电路的关键尺寸越来越小，光刻等工艺对晶圆表面的平坦度要求日益迫切。
在形成接触区的工艺步骤中将接触材料沉积在基材上，接触区形成于浅沟槽隔离区域中，在沉积绝缘材料于STI区域的步骤后，使用化学机械研磨(CMP)方法去除多余的STI材料。首先粗磨去掉表面大部分的氧化硅，其次，细磨去掉剩余的氧化硅，直到露出作为阻挡层的氮化硅，最后，通过进一步的过研磨(over polish)，使表面的残留物完全去除。
浅沟槽沉积的氧化硅层表面凹凸不平，研磨过程中，由于研磨液具有高选择比，STI材料及氮化硅具有不同的CMP研磨速率，当CMP工艺停留在氮化硅层，会在STI区域形成碟型凹陷(Dishing)表面，容易导致浅沟槽表面特别是大块STI区域出现碟型缺陷，此碟型凹陷结构会造成后续接触区制造上的问题。
由上可知，浅沟槽隔离(shallow trench isolation，STI)作为相邻器件之间用于隔离及防止漏电的重要工艺，对其表面的平坦化即浅沟槽化学机械研磨技术(STI-CMP)要求非常高。然而浅沟槽化学机械研磨过程，常常由于研磨液对不同介质研磨速率不同，非常容易产生碟型凹陷(dishing)。碟型凹陷的产生会影响后续一连串工艺。例如，碟型导致不平坦的表面，因而降低后续光刻步骤印刷高解析线路的能力，且不利地影响基材后续的表面形貌。基材后续的表面形貌影响装置的结构与成品率。碟型也因降低装置的传导性并增加装置的电阻而不利地影响装置的性能，导致装置的不稳定性及装置的成品率降低。碟型凹陷的产生会影响后续如光刻等一连串工艺，不仅增加晶圆生产成本，而且大大降低晶圆质量。
发明内容
本发明提出一种减小STI-CMP过程中碟型凹陷的方法，在保证抛光机的抛光效果的前提下，提出了一种可减小晶圆浅沟槽表面碟型缺陷的设计方法，该方法可有效的降低因晶圆表面碟型缺陷存在而导致的潜在风险和经济损失。
为了达到上述目的，本发明提出一种减小STI-CMP过程中碟型凹陷的方法，包括下列步骤：
浅沟槽隔离化学机械研磨前，在绝缘层上沉积一层氮化硅层；
研磨上述结构不平坦表面凸起处，去除表面凸处氮化硅层；
研磨去除凸处氮化硅层下方的绝缘层，同时研磨去除凹处表面氮化硅层；
研磨去除剩余绝缘层，直到接触到阻挡层；
过研磨去除上述结构表面的残留物。
进一步的，所述氮化硅层的厚度范围为50至1000埃。
进一步的，所述绝缘层的材料采用氧化硅。
进一步的，所述研磨处理采用氧化硅研磨液。
进一步的，所述浅沟槽隔离结构采用以下方法形成：
在半导体衬底上形成氧化层，并且在氧化层上形成阻挡层；
在上述结构上形成浅沟槽隔离结构；
将绝缘材料填入浅沟槽隔离的沟槽中，多余的绝缘材料高于阻挡层形成绝缘层。
进一步的，所述氧化层的厚度范围为70至120埃。
进一步的，所述阻挡层的厚度范围为400至1450埃。
进一步的，所述阻挡层的材料采用氮化硅、氮氧化硅、碳化硅或是其任意组合之一。
进一步的，所述绝缘材料采用高密度等离子化学气相沉积法或高深宽比填充工艺形成。
进一步的，所述绝缘层的厚度范围为2500至5000埃。
本发明在保证抛光机的抛光效果的前提下，在浅沟槽隔离化学机械研磨之前沉积一层薄的氮化硅层，氧化硅研磨液对氮化硅和氧化硅的研磨速率不同，表面沉积的氮化硅对凹处的氧化硅起到保护作用，因此STI-CMP过程中会优先研磨凸起处的氧化硅，从而实现在氮化硅完全被去除时氧化硅层表面已趋于平坦，最终达到浅沟槽隔离区特别是大块STI区碟型凹陷减小的目的。该方法可有效的降低因晶圆表面碟型缺陷存在而导致的潜在风险和经济损失。该工艺可以用于所有涉及到浅沟槽隔离化学机械研磨的领域中，对集成电路制造工艺提高具有一定的指导意义。
附图说明
图1所示为本发明较佳实施例的减小STI-CMP过程中碟型凹陷的方法流程图。
图2至图4所示为本发明较佳实施例的浅沟槽隔离结构形成示意图。
图5至图8所示为本发明较佳实施例的浅沟槽隔离化学机械研磨工艺示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图1，图1所示为本发明较佳实施例的减小STI-CMP过程中碟型凹陷的方法流程图。本发明提出一种减小STI-CMP过程中碟型凹陷的方法，包括下列步骤：
步骤S100：浅沟槽隔离化学机械研磨前，在绝缘层上沉积一层氮化硅层；
步骤S200：研磨上述结构不平坦表面凸起处，去除表面凸处氮化硅层；
步骤S300：研磨去除凸处氮化硅层下方的绝缘层，同时研磨去除凹处表面氮化硅层；
步骤S400：研磨去除剩余绝缘层，直到接触到阻挡层；
步骤S500：过研磨去除上述结构表面的残留物。
根据本发明较佳实施例，所述氮化硅层的厚度范围为50至1000埃，沉积的氮化硅层厚度可根据被研磨的绝缘层厚度灵活调节，从而实现碟型缺陷降到最小。
所述绝缘层的材料采用氧化硅，所述研磨处理采用氧化硅研磨液。利用氧化硅研磨液对氮化硅和氧化硅的研磨速率不同，表面沉积的氮化硅对凹处的氧化硅起到保护作用，因此STI-CMP过程中会优先研磨凸起处的氧化硅，从而实现在氮化硅完全被去除时氧化硅层表面已趋于平坦，最终达到浅沟槽隔离区特别是大块STI区碟型凹陷减小的目的。
请参考图2至图4，图2至图4所示为本发明较佳实施例的浅沟槽隔离结构形成示意图。所述浅沟槽隔离结构采用以下方法形成：
在半导体衬底100上形成氧化层200，并且在氧化层200上形成阻挡层300；
在上述结构上形成浅沟槽隔离结构400；
将绝缘材料填入浅沟槽隔离的沟槽400中，多余的绝缘材料高于阻挡层300形成绝缘层500。
本发明较佳实施例中，是使用介于800至1000℃的温度形成厚度介于70至120埃的氧化层200，并且利用介于700至900℃的温度形成厚度介于400至1450埃的阻挡层300。阻挡层层300例如可为各种不同的材料，包括氮化硅(优选)、氮氧化硅(SiON)、碳化硅(SiC)或是其任意组合之一。
接着利用工艺(例如传统的光刻工艺)在(例如在阻挡层300、氧化层200及半导体衬底100上)上述结构上形成沟槽隔离结构400，然后将绝缘材料填入浅沟槽隔离的沟槽400中，多余的绝缘材料高于阻挡层300。本发明较佳实施例中，是使用高密度等离子化学气相沉积法(HDP-CVD)或高深宽比填充工艺(HARP)来形成厚度介于2500至5000埃的绝缘层500，绝缘材料包括无掺杂硅玻璃或是HDP氧化硅，也可使用其它的材料，例如未掺杂多晶硅、氧化硅、旋涂介电材料及流质氧化硅或其任意组合之一，在本发明较佳实施例中，所述绝缘层的材料采用氧化硅。
请参考图5至图8，图5至图8所示为本发明较佳实施例的浅沟槽隔离化学机械研磨工艺示意图。浅沟槽的形成导致氧化硅沉积时无法实现完全平坦化，与传统的STI-CMP不同的是，STI-CMP前沉积一层薄的氮化硅层600，如图5所示。氧化硅研磨液对氮化硅层600选择比高，研磨速率慢，且优先研磨不平坦表面凸起处；表面凸处氮化硅600最先被完全研磨掉，当氧化硅研磨液接触到氧化硅500时，研磨速率迅速加快，而此时凹起部分表面的氮化硅600也在慢慢地去除过程中，如图6所示。
当大块凸处氧化硅500被快速研磨掉，其表面厚度接近凹处时，此时凹处的氮化硅600也已去除完全。接下来，用氧化硅研磨液继续研磨凹凸厚度差距很小的氧化硅层500，如图7所示。氧化硅研磨液继续研磨，直到接触到作为阻挡层300的氮化硅。最后通过进一步的过研磨(over polish)使表面的残留物去除完全，此时大块STI区域的碟型缺陷减小到最小，如图8所示。
综上所述，本发明在保证抛光机的抛光效果的前提下，在浅沟槽隔离化学机械研磨之前沉积一层薄的氮化硅层，氧化硅研磨液对氮化硅和氧化硅的研磨速率不同，表面沉积的氮化硅对凹处的氧化硅起到保护作用，因此STI-CMP过程中会优先研磨凸起处的氧化硅，从而实现在氮化硅完全被去除时氧化硅层表面已趋于平坦，最终达到浅沟槽隔离区特别是大块STI区碟型凹陷减小的目的。该方法可有效的降低因晶圆表面碟型缺陷存在而导致的潜在风险和经济损失。该工艺可以用于所有涉及到浅沟槽隔离化学机械研磨的领域中，对集成电路制造工艺提高具有一定的指导意义。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (6)
1.一种减小STI-CMP过程中碟型凹陷的方法，其特征在于，包括下列步骤：
在对浅沟槽隔离结构的表面进行化学机械研磨前，在绝缘层上沉积一层氮化硅层；
研磨去除所述绝缘层表面凸处氮化硅层；
研磨去除凸处氮化硅层下方的绝缘层，同时研磨去除凹处表面氮化硅层；
研磨去除剩余绝缘层，直到接触到阻挡层；
过研磨去除所述阻挡层表面的残留物；
其中，所述绝缘层的材料采用氧化硅，所述研磨去除所述绝缘层表面凸处氮化硅层、所述研磨去除凸处氮化硅层下方的绝缘层以及所述研磨去除剩余绝缘层均采用氧化硅研磨液，所述氮化硅层的厚度范围为50至1000埃，所述绝缘层的厚度范围为2500至5000埃。
2.根据权利要求1所述的减小STI-CMP过程中碟型凹陷的方法，其特征在于，所述浅沟槽隔离结构采用以下方法形成：
在半导体衬底上形成氧化层，并且在氧化层上形成阻挡层；
在上述结构上形成浅沟槽；
将绝缘材料填入所述浅沟槽中，多余的绝缘材料高于阻挡层形成绝缘层。
3.根据权利要求2所述的减小STI-CMP过程中碟型凹陷的方法，其特征在于，所述氧化层的厚度范围为70至120埃。
4.根据权利要求2所述的减小STI-CMP过程中碟型凹陷的方法，其特征在于，所述阻挡层的厚度范围为400至1450埃。
5.根据权利要求2所述的减小STI-CMP过程中碟型凹陷的方法，其特征在于，所述阻挡层的材料采用氮化硅、氮氧化硅、碳化硅之一或是其任意组合。
6.根据权利要求2所述的减小STI-CMP过程中碟型凹陷的方法，其特征在于，所述绝缘材料采用高密度等离子化学气相沉积法或高深宽比填充工艺形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710401452.4A CN107017161B (zh) | 2017-05-31 | 2017-05-31 | 一种减小sti-cmp过程中碟型凹陷的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710401452.4A CN107017161B (zh) | 2017-05-31 | 2017-05-31 | 一种减小sti-cmp过程中碟型凹陷的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107017161A CN107017161A (zh) | 2017-08-04 |
| CN107017161B true CN107017161B (zh) | 2020-01-24 |
Family
ID=59451919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710401452.4A Active CN107017161B (zh) | 2017-05-31 | 2017-05-31 | 一种减小sti-cmp过程中碟型凹陷的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107017161B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112447900A (zh) * | 2019-09-03 | 2021-03-05 | 浙江驰拓科技有限公司 | 电极组件制备方法 |
| CN111430231A (zh) * | 2020-05-21 | 2020-07-17 | 中国科学院微电子研究所 | 一种平坦化方法及半导体器件 |
| CN112086352B (zh) * | 2020-08-06 | 2024-02-20 | 北京晶亦精微科技股份有限公司 | 一种利用Locos生长氧化隔离层以及制备IGBT芯片的工艺 |
| CN112768404A (zh) * | 2021-01-26 | 2021-05-07 | 上海华力微电子有限公司 | 半导体器件的制造方法 |
| CN112909079B (zh) * | 2021-03-09 | 2024-02-09 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其形成方法 |
| CN113675077B (zh) * | 2021-08-16 | 2024-02-27 | 武汉新芯集成电路制造有限公司 | 半导体器件的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101097882A (zh) * | 2006-06-30 | 2008-01-02 | 上海华虹Nec电子有限公司 | 改善sti-cmp面内平坦性的方法 |
| CN101452874A (zh) * | 2007-12-05 | 2009-06-10 | 中芯国际集成电路制造(上海)有限公司 | 浅沟隔离结构的化学机械研磨制程 |
| CN105632999A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 一种用于平坦化浅沟槽隔离结构的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627246B2 (en) * | 2015-06-10 | 2017-04-18 | Microchip Technology Incorporated | Method of forming shallow trench isolation (STI) structures |
-
2017
- 2017-05-31 CN CN201710401452.4A patent/CN107017161B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101097882A (zh) * | 2006-06-30 | 2008-01-02 | 上海华虹Nec电子有限公司 | 改善sti-cmp面内平坦性的方法 |
| CN101452874A (zh) * | 2007-12-05 | 2009-06-10 | 中芯国际集成电路制造(上海)有限公司 | 浅沟隔离结构的化学机械研磨制程 |
| CN105632999A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 一种用于平坦化浅沟槽隔离结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107017161A (zh) | 2017-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |