CN112768404A - 半导体器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000011810 insulating material Substances 0.000 claims abstract description 82
- 238000002955 isolation Methods 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000005498 polishing Methods 0.000 claims abstract description 31
- 238000000137 annealing Methods 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 24
- 238000000227 grinding Methods 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 13
- 238000004528 spin coating Methods 0.000 claims abstract description 12
- 239000000126 substance Substances 0.000 claims abstract description 8
- 238000011049 filling Methods 0.000 claims abstract description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 3
- 229920001709 polysilazane Polymers 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000005429 filling process Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000635 electron micrograph Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PFTIVKCRALCOLB-UHFFFAOYSA-N [SiH4].[N] Chemical compound [SiH4].[N] PFTIVKCRALCOLB-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000548 poly(silane) polymer Polymers 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明提供了一种半导体器件的制造方法，包括提供衬底，所述衬底内形成有隔离沟槽且所述衬底的表面形成有阻挡层；旋涂第一绝缘材料，填充所述隔离沟槽并延伸到所述隔离沟槽外的衬底表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层；在所述第一材料层上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层；对所述衬底进行平坦化处理，以暴露所述阻挡层并在所述隔离沟槽内形成绝缘层。本发明提供的半导体器件的制造方法通过不同温度的退火工艺在衬底上形成研磨速率不同的绝缘材料层，从而减少化学机械研磨工艺后产生的蝶形凹陷，改善了隔离沟槽的形貌，提高产品良率。
Description
技术领域
本发明涉及集成电路制造领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着半导体制造技术的不断发展，集成电路的关键尺寸越来越小，光刻等工艺对晶圆表面平坦度的要求也不断提高。
在隔离沟槽(STI)的填充工艺中，通常先在STI区域沉积绝缘材料，再使用化学机械研磨方法(CMP)去除多余的绝缘材料。当半导体器件中隔离沟槽的深宽比较高时(例如19nm NAND闪存器件中隔离沟槽的深宽比大于13)，传统的填充工艺(例如高密度等离子填充工艺和高深宽比填充工艺)难以实现无孔洞填充，因此需要采用旋涂绝缘介质(SOD)的方法在STI区域沉积聚氮硅烷(PSZ)，随后采用炉管水汽退火(anneal)工艺形成二氧化硅(不同的退火温度会影响二氧化硅的研磨速率)。
参阅图1a和图1b，PSZ为具有流动性的液体填充物，在不同的STI区域中沉积PSZ的厚度存在较大差别(例如图1a中箭头所表示的厚度为
图1b中箭头所表示的厚度为
)，这对后续的平坦化处理提出了更高的要求。采用CMP去除多余绝缘材料的具体过程如下：首先粗磨以去掉大部分二氧化硅，随后细磨去除剩余的二氧化硅，直到暴露研磨停止层，最后进行过研磨(over polish)完全去除所述研磨停止层表面残留的二氧化硅。
传统的STI-CMP工艺在较宽的STI区域或稀疏区域(iso区)的研磨速率普遍偏快，而不同区域的研磨速率不同易导致碟形凹陷(dishing)的产生。例如，在19nm NAND闪存器件中，存储单元区域(cell区)或外围区域(periphery区)深宽比的差别较大，且存在多个较宽的STI区域(所述STI区域的宽度最大可达7μm)，产生的碟形凹陷(参阅图2)通常大于
很难满足19nm NAND闪存器件中工艺凹陷小于
的要求。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，通过不同温度的退火工艺在半导体结构上形成研磨速率不同的绝缘材料层，从而减少化学机械研磨工艺后产生的蝶形凹陷，改善了隔离沟槽的形貌，进而提高产品良率。
为了达到上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供衬底，所述衬底内形成有隔离沟槽且所述衬底的表面形成有阻挡层；
旋涂第一绝缘材料，所述第一绝缘材料填充所述隔离沟槽并延伸到所述隔离沟槽外的所述衬底的表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层；
在所述第一材料层上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层；
对所述衬底进行平坦化处理，以暴露所述阻挡层并在所述隔离沟槽内形成绝缘层。
可选的，所述第一绝缘材料与所述第二绝缘材料均包括聚氮硅烷。
可选的，所述退火工艺为炉管水汽退火。
可选的，所述第二温度低于所述第一温度，以使所述第二研磨速率小于所述第一研磨速率。
可选的，所述第一研磨速率
所述第二研磨速率为
可选的，所述隔离沟槽包括第一隔离沟槽和第二隔离沟槽，且所述第二隔离沟槽的深宽比大于所述第一隔离沟槽的深宽比。
可选的，所述第二隔离沟槽的深宽比大于13。
可选的，所述第一绝缘材料层和所述第二绝缘材料层均在所述第二隔离沟槽区域形成有凹陷。
可选的，衬底表面的所述第一绝缘材料层的厚度大于所述凹陷的深度。
可选的，采用化学机械研磨工艺对所述半导体结构进行平坦化处理。
可选的，所述平坦化处理的过程包括：
进行第一次研磨，研磨所述第二绝缘材料层直至暴露所述第一绝缘材料层，且所述凹陷处保留部分第二绝缘材料层；
进行第二次研磨，研磨所述第一绝缘材料层及所述凹陷处保留的所述第二绝缘材料层，以暴露所述阻挡层；
进行过研磨，以去除所述阻挡层的表面残留的所述第一绝缘材料并在所述隔离沟槽内形成绝缘层。
综上所述，本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底内形成有隔离沟槽且所述衬底的表面形成有阻挡层；旋涂第一绝缘材料，所述第一绝缘材料填充所述隔离沟槽并延伸到所述隔离沟槽外的所述衬底的表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层；在所述第一材料层上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层；对所述衬底进行平坦化处理，以暴露所述阻挡层并在所述隔离沟槽内形成绝缘层。本发明提供的所述半导体器件的制造方法通过不同温度的退火工艺在半导体结构上形成研磨速率不同的绝缘材料层，从而减少化学机械研磨工艺后产生的蝶形凹陷，改善了隔离沟槽的形貌，进而提高产品良率。
附图说明
图1a和图1b为19nm NAND闪存器件中不同区域沉积PSZ的电镜图；
图2为传统的STI-CMP工艺中产生的蝶形凹陷的电镜图；
图3为本发明一实施例提供的半导体器件的制造方法的流程图；
图4-图11为本发明一实施例提供的半导体器件的制造方法中各个步骤对应的结构示意图；
其中，附图标记如下：
100-衬底；110-阻挡层；
200-隔离沟槽；201-第一隔离沟槽；202-第二隔离沟槽；
300-绝缘层；310-第一绝缘材料层；311-凹陷；320-第二绝缘材料层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本发明一实施例提供的半导体器件的制造方法的流程图。参阅图3，所述半导体器件的制造方法包括：
步骤S01：提供衬底，所述衬底内形成有隔离沟槽且所述衬底的表面形成有阻挡层；
步骤S02：旋涂第一绝缘材料，所述第一绝缘材料填充所述隔离沟槽并延伸到所述隔离沟槽外的所述衬底的表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层；
步骤S03：在所述第一材料层上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层；
步骤S04：对所述衬底进行平坦化处理，以暴露所述阻挡层并在所述隔离沟槽内形成绝缘层。
下面结合图4-图11详细说明本实施例提供的所述半导体器件的制造方法。
首先，参阅图4，执行步骤S01，提供衬底100，所述衬底100内形成有隔离沟槽200且所述衬底100的表面形成有阻挡层110。本实施例中，所述衬底100所选用的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等，以上为本领域技术人员所熟知的内容，不再一一举例。可选的，所述阻挡层110的材料包括氮化硅，在本发明的其他实施例中，所述阻挡层110的材料可以根据实际需要进行调整，替换为氮氧化硅(SiON)或碳化硅(SiC)等材料，本发明对此不作限制。可选的，所述衬底100和所述阻挡层110之间还包括氧化层(图中未示出)。本实施例中，所述隔离沟槽200包括第一隔离沟槽201和第二隔离沟槽202，且所述第二隔离沟槽202的深宽比大于所述第一隔离沟槽201的深宽比。可选的，所述第二隔离沟槽202的深宽比大于13。
接着，参阅图5和图6，执行步骤S02，旋涂第一绝缘材料，所述第一绝缘材料填充所述隔离沟槽200并延伸到所述隔离沟槽200外的所述衬底100的表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层310。本实施例中，所述退火工艺为炉管水汽退火工艺，所述第一绝缘材料为聚氮硅烷(PSZ)，在本发明的其他实施例中，所述第一绝缘材料可以根据实际需要进行调整，本发明对此不作限制。具体的，所述退火工艺的过程包括：在反应腔中通入氧气，聚氮硅烷在所述第一温度下与氧气发生反应并完全转化为二氧化硅，形成具有第一研磨速率的第一绝缘材料层310。可选的，所述第一研磨速率为
所述第一温度的范围为400℃～900℃。参阅图5，由于所述第二隔离沟槽202的深宽比较大，所述第一绝缘材料层310在所述第二隔离沟槽的区域形成了凹陷311，所述衬底100表面的所述第一绝缘材料层310的厚度大于所述凹陷311的深度。
随后，参阅图7和图8，执行步骤S03，在所述第一材料层310上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层320。本实施例中，所述第二绝缘材料与所述第一绝缘材料相同，在本发明的其他实施例中，所述第二绝缘材料可以与所述第一绝缘材料不同，本发明对此不作限制。与步骤S02相同，步骤S03也采用炉管水汽退火工艺，具体过程包括：在反应腔中通入氧气，聚氮硅烷在所述第二温度下与氧气发生反应并完全转化为二氧化硅，形成具有第二研磨速率的第二绝缘材料层320。所述第二温度的范围为400℃～900℃且所述第二温度低于所述第一温度，以使所述第二研磨速率小于所述第一研磨速率。可选的，所述第二研磨速率为
可选的，所述第二绝缘材料层320的厚度小于所述第一绝缘材料层310的厚度，以控制成本，减少后续平坦化处理所需的时间。参阅图7，由于所述第二隔离沟槽202的深宽比较大，所述第二绝缘材料层320在所述第二隔离沟槽的区域也形成了凹陷。
接着，参阅图9-图11，执行步骤S04，对所述衬底100进行平坦化处理，以暴露所述阻挡层110并在所述隔离沟槽200内形成绝缘层300。本实施例中，采用化学机械研磨工艺对所述衬底100进行平坦化处理。具体的，所述平坦化处理的过程包括：
步骤S041：进行第一次研磨，研磨所述第二绝缘材料层320直至暴露所述第一绝缘材料层310，且在所述凹陷311处保留部分第二绝缘材料层320；
步骤S042：进行第二次研磨，研磨所述第一绝缘材料层310及所述凹陷311处保留的所述第二绝缘材料层320，以暴露所述阻挡层110；
步骤S043：进行过研磨，以去除所述阻挡层110的表面残留的所述第一绝缘材料并在所述隔离沟槽200内形成绝缘层300。
由于所述第二研磨速率小于所述第一研磨速率，因此在步骤S042中单位时间内所述第二绝缘材料层320的减薄厚度小于所述第一绝缘材料层310的减薄厚度，从而使所述凹陷311的深度减小，提高了所述第一绝缘材料层201的平坦程度，进而使步骤S043完成后所述隔离沟槽200上产生的蝶形凹陷减少。
综上，本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底内形成有隔离沟槽且所述衬底的表面形成有阻挡层；旋涂第一绝缘材料，所述第一绝缘材料填充所述隔离沟槽并延伸到所述隔离沟槽外的所述衬底的表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层；在所述第一材料层上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层；对所述衬底进行平坦化处理，以暴露所述阻挡层并在所述隔离沟槽内形成绝缘层。本发明提供的所述半导体器件的制造方法通过不同温度的退火工艺在半导体结构上形成研磨速率不同的绝缘材料层，从而减少化学机械研磨工艺后产生的蝶形凹陷，改善了隔离沟槽的形貌，进而提高产品良率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底内形成有隔离沟槽且所述衬底的表面形成有阻挡层；
旋涂第一绝缘材料，所述第一绝缘材料填充所述隔离沟槽并延伸到所述隔离沟槽外的所述衬底的表面，并进行第一温度的退火工艺，以形成具有第一研磨速率的第一绝缘材料层；
在所述第一材料层上旋涂第二绝缘材料，并进行第二温度的退火工艺，以形成具有第二研磨速率的第二绝缘材料层；
对所述衬底进行平坦化处理，以暴露所述阻挡层并在所述隔离沟槽内形成绝缘层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一绝缘材料与所述第二绝缘材料均包括聚氮硅烷。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述退火工艺为炉管水汽退火。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第二温度低于所述第一温度，以使所述第二研磨速率小于所述第一研磨速率。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第一研磨速率为
所述第二研磨速率为
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述隔离沟槽包括第一隔离沟槽和第二隔离沟槽，且所述第二隔离沟槽的深宽比大于所述第一隔离沟槽的深宽比。
7.如权利要求6所述的半导体器件的制造方法，所述第二隔离沟槽的深宽比大于13。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述第一绝缘材料层和所述第二绝缘材料层均在所述第二隔离沟槽区域形成有凹陷。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，衬底表面的所述第一绝缘材料层的厚度大于所述凹陷的深度。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，采用化学机械研磨工艺对所述半导体结构进行平坦化处理。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述平坦化处理的过程包括：
进行第一次研磨，研磨所述第二绝缘材料层直至暴露所述第一绝缘材料层，且所述凹陷处保留部分第二绝缘材料层；
进行第二次研磨，研磨所述第一绝缘材料层及所述凹陷处保留的所述第二绝缘材料层，以暴露所述阻挡层；
进行过研磨，以去除所述阻挡层的表面残留的所述第一绝缘材料并在所述隔离沟槽内形成绝缘层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110122122.8A CN112768404A (zh) | 2021-01-26 | 2021-01-26 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110122122.8A CN112768404A (zh) | 2021-01-26 | 2021-01-26 | 半导体器件的制造方法 |
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|---|---|
| CN112768404A true CN112768404A (zh) | 2021-05-07 |
Family
ID=75706562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110122122.8A Pending CN112768404A (zh) | 2021-01-26 | 2021-01-26 | 半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112768404A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5516729A (en) * | 1994-06-03 | 1996-05-14 | Advanced Micro Devices, Inc. | Method for planarizing a semiconductor topography using a spin-on glass material with a variable chemical-mechanical polish rate |
| CN1224928A (zh) * | 1997-09-30 | 1999-08-04 | 西门子公司 | 改进的氮化物腐蚀停止层 |
| CN1574277A (zh) * | 2003-06-03 | 2005-02-02 | 国际商业机器公司 | 用聚硅氮烷基材料填充高深宽比隔离结构 |
| CN107017161A (zh) * | 2017-05-31 | 2017-08-04 | 上海华力微电子有限公司 | 一种减小sti‑cmp过程中碟型凹陷的方法 |
| CN110148579A (zh) * | 2019-04-15 | 2019-08-20 | 上海华力集成电路制造有限公司 | 浅沟槽隔离层的制造方法 |
-
2021
- 2021-01-26 CN CN202110122122.8A patent/CN112768404A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5516729A (en) * | 1994-06-03 | 1996-05-14 | Advanced Micro Devices, Inc. | Method for planarizing a semiconductor topography using a spin-on glass material with a variable chemical-mechanical polish rate |
| CN1224928A (zh) * | 1997-09-30 | 1999-08-04 | 西门子公司 | 改进的氮化物腐蚀停止层 |
| CN1574277A (zh) * | 2003-06-03 | 2005-02-02 | 国际商业机器公司 | 用聚硅氮烷基材料填充高深宽比隔离结构 |
| CN107017161A (zh) * | 2017-05-31 | 2017-08-04 | 上海华力微电子有限公司 | 一种减小sti‑cmp过程中碟型凹陷的方法 |
| CN110148579A (zh) * | 2019-04-15 | 2019-08-20 | 上海华力集成电路制造有限公司 | 浅沟槽隔离层的制造方法 |
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