JPH01209727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01209727A JPH01209727A JP3566688A JP3566688A JPH01209727A JP H01209727 A JPH01209727 A JP H01209727A JP 3566688 A JP3566688 A JP 3566688A JP 3566688 A JP3566688 A JP 3566688A JP H01209727 A JPH01209727 A JP H01209727A
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Landscapes
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関し、特に層間絶縁膜
のエッチバック方法に関する。
のエッチバック方法に関する。
（ロ）従来の技術
半導体装置における多層配線技術は、集積回路の基板内
に配ｔ−ｇれた各素子間の結合に自由度を与え、高密度
のデバイスを形成する為の重要な技術と云える。
に配ｔ−ｇれた各素子間の結合に自由度を与え、高密度
のデバイスを形成する為の重要な技術と云える。
この様な多層配線構造に於ける歩留りや信頼性を左右す
る要因としてはステップカバレージ（段差による断線）
があり、これを解消する為には、層間絶縁膜の表面の平
坦化技術に負う所が大きい。
る要因としてはステップカバレージ（段差による断線）
があり、これを解消する為には、層間絶縁膜の表面の平
坦化技術に負う所が大きい。
斯様な平坦化技術は、例えば株式会社工業調査会発行の
書籍「最新ＬＳＩプロセス技術」の第６章１多層配線技
術」の第３７０頁の項目６．５「多層構造平坦化技術」
に詳しい。
書籍「最新ＬＳＩプロセス技術」の第６章１多層配線技
術」の第３７０頁の項目６．５「多層構造平坦化技術」
に詳しい。
第３図及び第４図に従い、従来のエッチバック法を用い
た平坦化技術の工程を以下に示す。
た平坦化技術の工程を以下に示す。
（ｉ）、アルミニウムの第１層配線（１）の上に酸化シ
リコンからなる犠牲層間膜（２）を形成する。
リコンからなる犠牲層間膜（２）を形成する。
（ｉ）、ＪＷ１間膜（２）上にレジストをスピンコード
し、ベーキングし、フローさせて表面が平面なダミー膜
（３）を得る。
し、ベーキングし、フローさせて表面が平面なダミー膜
（３）を得る。
（ｉ）、このダミー膜（３）と上記犠牲層間膜（２）と
を同一エツチング速度でエツチングする〔第３図〕。
を同一エツチング速度でエツチングする〔第３図〕。
（ｉｖ＞、上記ダミー膜（３）の残存分を剥離除去しく
第４図〕、第２絶縁膜を形成する。
第４図〕、第２絶縁膜を形成する。
上述の如く、犠牲層間膜（２）として酸化膜を用いた場
合には、これをエツチングすると、例えばＣＨＦ、ガス
雰囲気でのドライエツチングでかガスが発生する為に、
エッチバック中に第１図の如くこの犠牲層間膜（２）の
露出面積が増大して来ると、エツチング雰囲気中の０．
ガス濃度が高まる。
合には、これをエツチングすると、例えばＣＨＦ、ガス
雰囲気でのドライエツチングでかガスが発生する為に、
エッチバック中に第１図の如くこの犠牲層間膜（２）の
露出面積が増大して来ると、エツチング雰囲気中の０．
ガス濃度が高まる。
一方、ダミー膜（３）は炭素系有機物を含むレジストで
ある為に、Ｏ，ガス雰囲気でドライエツチングされる。
ある為に、Ｏ，ガス雰囲気でドライエツチングされる。
従って上述の如く、０１ガス濃度が高まるとこのダミー
膜（３）のエツチング速度が速くなり、これに依って増
々犠牲層間膜（２）の露出面積が増大して、０．ガス濃
度の発生が促進きれる。
膜（３）のエツチング速度が速くなり、これに依って増
々犠牲層間膜（２）の露出面積が増大して、０．ガス濃
度の発生が促進きれる。
従って、犠牲層間膜（２）の段差量凹部Ｕのダミー膜（
３）が早くエツチングされてしまい、その下の犠牲層間
膜（２）が強力にエツチングされ、第４図に示す如き溝
りが生じ、逆に段差が強調されてしまう不都合を招く惧
れがあった。
３）が早くエツチングされてしまい、その下の犠牲層間
膜（２）が強力にエツチングされ、第４図に示す如き溝
りが生じ、逆に段差が強調されてしまう不都合を招く惧
れがあった。
（ハ）発明が解決しようとする課題
本発明は上述の点に鑑みてなされたものであり、レジス
トからなるダミー膜のエツチングレートが加速的に増大
していくのを防止する事によって、酸化物からなる犠牲
層間膜（２）の平坦化を実現しようとするものである。
トからなるダミー膜のエツチングレートが加速的に増大
していくのを防止する事によって、酸化物からなる犠牲
層間膜（２）の平坦化を実現しようとするものである。
（ニ）課題を解決するための手段
本発明は導電材料の多層配線間を絶縁する酸化シリコン
を主成分とする層間絶縁膜のエッチバック方法に於いて
、該層間絶縁膜上に炭素系有機物を含むレジストを塗布
して表面が平坦なダミー膜を成膜し、該ダミー膜に対す
るエツチングレートが上記層間絶縁膜に対するエツチン
グレートより遅い値を呈するエッチャントを用いてダミ
ー膜と共に層間絶縁膜をエツチングするものである。
を主成分とする層間絶縁膜のエッチバック方法に於いて
、該層間絶縁膜上に炭素系有機物を含むレジストを塗布
して表面が平坦なダミー膜を成膜し、該ダミー膜に対す
るエツチングレートが上記層間絶縁膜に対するエツチン
グレートより遅い値を呈するエッチャントを用いてダミ
ー膜と共に層間絶縁膜をエツチングするものである。
（＊）作用
本発明のエッチバック方法によれば、犠牲層間膜に対す
るエツチングレートよりダミー膜に対するそれが予め低
く設定されたエッチャント（ドライエツチングの時はエ
ツチングガス、ウェットエツチングの時はエツチング液
を示す）を使用するので、ダミー膜のエツチングレート
が自然加速するのを抑制できる。
るエツチングレートよりダミー膜に対するそれが予め低
く設定されたエッチャント（ドライエツチングの時はエ
ツチングガス、ウェットエツチングの時はエツチング液
を示す）を使用するので、ダミー膜のエツチングレート
が自然加速するのを抑制できる。
（へ）実施例
第１図（ａ） 、 （ｂ） 、 （ｃ）に本発明の半導
体装置の製造方法を工程順に示す。
体装置の製造方法を工程順に示す。
まず同図（ａ）に示す如く、シリコン基板（１０）上に
熱酸化処理によるＬＯＣＯ５構造の膜厚７０００人の酸
化シリコン膜（１１）を形成し、その上にさらにＰ型不
純物ドープの膜厚４０００人のポリシリコン下層配線（
１２）を１．５μｍ幅でバターニングし、その後ボロン
と燐とを混入したシリコンガラス（ＢＰＳＧと称す＞
（１３）を８０００人厚にデポジションし平坦化のため
に加熱してフロー処理する。そしてさらに膜厚６０００
人のアルミニウムからなる上層第１金属配線（１４）を
１．５幅でバターニングし、次に膜厚６０００人の燐混
入のシリコンガラス（ＰＳＧと称す）を、デポジション
して表面段差の大きな犠牲層間絶縁膜（１４）を得る。
熱酸化処理によるＬＯＣＯ５構造の膜厚７０００人の酸
化シリコン膜（１１）を形成し、その上にさらにＰ型不
純物ドープの膜厚４０００人のポリシリコン下層配線（
１２）を１．５μｍ幅でバターニングし、その後ボロン
と燐とを混入したシリコンガラス（ＢＰＳＧと称す＞
（１３）を８０００人厚にデポジションし平坦化のため
に加熱してフロー処理する。そしてさらに膜厚６０００
人のアルミニウムからなる上層第１金属配線（１４）を
１．５幅でバターニングし、次に膜厚６０００人の燐混
入のシリコンガラス（ＰＳＧと称す）を、デポジション
して表面段差の大きな犠牲層間絶縁膜（１４）を得る。
凸凹の該絶縁膜（１４）上に炭素系有機物を含むレジス
トを８０００人厚にデポし、１６０°Ｃで３０分間ベー
キングしてフロー処理する事に依って、ダミー膜（１６
）を設けた。
トを８０００人厚にデポし、１６０°Ｃで３０分間ベー
キングしてフロー処理する事に依って、ダミー膜（１６
）を設けた。
次番こ、同図（ｂ）に示す如く、酸化膜用のＲＩＥ（反
応性スパッタ）方式のエツチングガスを用い、後述する
エッチャントガスに依って、上記上層第１金属配線（１
４）の上面近くまで、上記ダミー膜（１６）と共に、犠
牲層間絶縁膜（１５）を平坦にエツチング除去（エッチ
バック）する。
応性スパッタ）方式のエツチングガスを用い、後述する
エッチャントガスに依って、上記上層第１金属配線（１
４）の上面近くまで、上記ダミー膜（１６）と共に、犠
牲層間絶縁膜（１５）を平坦にエツチング除去（エッチ
バック）する。
最後に、同図りｃ）に示す如く、残存したダミー膜（１
６）を全て剥離除去し、新たな層間膜（１７）（燐濃度
３．８％のＰＳＧで膜厚８０００人〕をデポジションす
る。そしてこの後必要に応じてアルミニウムの上層第２
金属配線を被着する。
６）を全て剥離除去し、新たな層間膜（１７）（燐濃度
３．８％のＰＳＧで膜厚８０００人〕をデポジションす
る。そしてこの後必要に応じてアルミニウムの上層第２
金属配線を被着する。
上述のエッチバックの手法に於いて用いられるエッチャ
ントは、ＰＳＧ用のＣ）ＩＦ、ガスとレジスト用の０宜
ガスとの混合ガスであり、この混合比はＰＳＧのエツチ
ングレートとレジストのエツチングレートとの比がＰＳ
Ｇ／レジスト−１，５となるように、供給ガスの流量比
がＣＨＦ５１０．＝６０／４０に設定されたものである
。
ントは、ＰＳＧ用のＣ）ＩＦ、ガスとレジスト用の０宜
ガスとの混合ガスであり、この混合比はＰＳＧのエツチ
ングレートとレジストのエツチングレートとの比がＰＳ
Ｇ／レジスト−１，５となるように、供給ガスの流量比
がＣＨＦ５１０．＝６０／４０に設定されたものである
。
従って、従来エツチングレートの比をＰＳＧ／レジスト
−１としていたので、かガスの発生によるレジストのエ
ツチングレートが加速的に増大していたが、このレジス
ト用のエッチャント０！ガスのエツチングレートを他方
のＣＨＦ １のそれより予め小さく設定する事に依り、
レジストのエツチングレートの急激な加速を抑制してい
る。
−１としていたので、かガスの発生によるレジストのエ
ツチングレートが加速的に増大していたが、このレジス
ト用のエッチャント０！ガスのエツチングレートを他方
のＣＨＦ １のそれより予め小さく設定する事に依り、
レジストのエツチングレートの急激な加速を抑制してい
る。
斯様なエツチングレート比ＰＳＧ／レジストの適切な値
の設定方法を第２図に基づき以下に述べる。
の設定方法を第２図に基づき以下に述べる。
第２図のグラフは、横軸に〔半導体チップの総エツチン
グ面積に対する段差凹部のダミー膜（１６）の面積の割
合ＩＡ、縦軸に〔ダミー膜（１６）の加速エツチングが
始まった時のエツチングレート比がＰＳＧ／レジストΦ
１となる場合の初期のＰＳＧ／レジスト比〕Ｅを夫々設
定したものである。同図（７） ４ 点（（＞ 、 （
ロ）、（ハ）、（ニ）の各実測値によると、初期エツチ
ングレート比Ｅとダミー膜面積の占有率Ａとの関係が略
Ｅ−２，０−０，８５Ａの直線的関係にある事がわかる
。
グ面積に対する段差凹部のダミー膜（１６）の面積の割
合ＩＡ、縦軸に〔ダミー膜（１６）の加速エツチングが
始まった時のエツチングレート比がＰＳＧ／レジストΦ
１となる場合の初期のＰＳＧ／レジスト比〕Ｅを夫々設
定したものである。同図（７） ４ 点（（＞ 、 （
ロ）、（ハ）、（ニ）の各実測値によると、初期エツチ
ングレート比Ｅとダミー膜面積の占有率Ａとの関係が略
Ｅ−２，０−０，８５Ａの直線的関係にある事がわかる
。
従って、エツチングレート比Ｅは目的の半導体チップの
形状に従い上記の関係式を満たすように設定できる。た
だし、この関係式に限定されなくとも、本発明の実現は
可能である。
形状に従い上記の関係式を満たすように設定できる。た
だし、この関係式に限定されなくとも、本発明の実現は
可能である。
（ト）発明の効果
本発明によれば、犠牲層間膜に対するエツチングレート
より、ダミー膜に対するそれを予め小さく設定きれたエ
ッチャントを用いる事により、ダミー膜のエツチングレ
ートの加速を抑制でき、この結果犠牲層間膜により大き
な段差が生じると云う従来の欠点を完全に解消でき、多
層配線構造の平坦化が可能となる。
より、ダミー膜に対するそれを予め小さく設定きれたエ
ッチャントを用いる事により、ダミー膜のエツチングレ
ートの加速を抑制でき、この結果犠牲層間膜により大き
な段差が生じると云う従来の欠点を完全に解消でき、多
層配線構造の平坦化が可能となる。
第１図（ａ） 、 （ｂ） 、 （ｃ）は本発明の半導
体装置の製造方法を示す工程図、第２図はエツチングレ
ート比を示すグラフ図、第３図及び第４図は従来方法を
示す工程図である。 （１０）・・・シリコン基板、 （１４）・・・上層第
１金属配線、 （１５）・・・犠牲層間膜、 （１６）
・・・ダミー膜。 第２図
体装置の製造方法を示す工程図、第２図はエツチングレ
ート比を示すグラフ図、第３図及び第４図は従来方法を
示す工程図である。 （１０）・・・シリコン基板、 （１４）・・・上層第
１金属配線、 （１５）・・・犠牲層間膜、 （１６）
・・・ダミー膜。 第２図
Claims (1)
- （１）導電材料の多層配線構造に用いる酸化シリコンを
主成分とした絶縁膜のエッチバック方法に於いて、該層
間絶縁膜上に炭素系有機物を含むレジストを塗布して表
面が平坦なダミー膜を成膜し、該ダミー膜に対するエッ
チングレートが上記層間絶縁膜に対するエッチングレー
トより遅い値を呈するエッチャントを用いてダミー膜と
共に層間絶縁膜をエッチングする事を特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3566688A JPH01209727A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3566688A JPH01209727A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209727A true JPH01209727A (ja) | 1989-08-23 |
Family
ID=12448196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3566688A Pending JPH01209727A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212114A (en) * | 1989-09-08 | 1993-05-18 | Siemens Aktiengesellschaft | Process for global planarizing of surfaces for integrated semiconductor circuits |
| US5880003A (en) * | 1992-11-27 | 1999-03-09 | Nec Corporation | Method of giving a substantially flat surface of a semiconductor device through a polishing operation |
| KR100250731B1 (ko) * | 1996-12-28 | 2000-05-01 | 김영환 | 반도체 소자의 층간 절연막 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125628A (ja) * | 1982-12-29 | 1984-07-20 | Fujitsu Ltd | マイクロ波処理装置 |
| JPS59125629A (ja) * | 1983-01-05 | 1984-07-20 | Nec Corp | 平担化方法 |
| JPS62112327A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-02-18 JP JP3566688A patent/JPH01209727A/ja active Pending
Patent Citations (3)
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| KR100250731B1 (ko) * | 1996-12-28 | 2000-05-01 | 김영환 | 반도체 소자의 층간 절연막 형성방법 |
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