KR20040004986A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 패드 질화막을 식각 장벽으로 이용한 식각 공정에 따라 트렌치가 형성된 반도체 기판을 제공하는 단계와, 상기 트렌치 표면 상에 버퍼 산화막을 형성하는 단계와, 상기 기판 결과물에 대해 NH₃예비-어닐링을 수행하여 상기 버퍼 산화막의 표면을 질화시키는 단계와, 상기 질화된 버퍼 산화막 상에 인-시튜로 선형 질화막을 증착하는 단계와, 상기 트렌치가 완전 매립되도록 상기 선형 질화막 상에 HDP 산화막을 증착하는 단계와, 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP하는 단계를 포함한다. 본 발명에 따르면, 선형 질화막의 증착 전 NH₃예비-어닐링을 통해 버퍼 산화막의 표면을 질화시킴으로써 상기 버퍼 산화막과 선형 질화막간의 계면 디펙트 발생을 억제시킬 수 있으며, 이에 따라, 상기 선형 질화막에 기인하는 액티브 크랙 디펙트를 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 리플레쉬 특성 확보를 위한 선형 질화막의 적용시에 액티브 크랙 디펙트(active crack defect)가 발생되는 것을 방지하기 위한 방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키는 단점이 있다.

따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

이와 같은 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.

먼저, 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성한 상태에서, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키고, 이어, 노출된 기판 영역을 식각하여 트렌치를 형성한다.

그런다음, 기판 식각시의 데미지를 제거하기 위해 희생 산화 공정을 수행한 후, 상기 희생 산화 공정시에 발생된 산화막을 제거하고, 이어, 트렌치 표면 상에 버퍼 산화막을 증착한 후, 상기 버퍼 산화막 상에 리플레쉬(refresh) 특성 확보를 위해 선형 질화막(liner nitride)을 소정 두께로 증착한다.

그 다음, 상기 선형 질화막을 포함한 기판의 전 영역 상에 트렌치를 매립하도록 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식에 따라 산화막(이하, HDP 산화막)을 증착한 후, 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 상기 패드 질화막과 패드 산화막을 제거하여 트렌치형의 소자분리막을 형성한다.

그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 선형 질화막에 의해 소자에 치명적인 결함이 발생되는 문제점이 있다.

자세하게, 상기 선형 질화막은 리플레쉬 특성 확보를 위해 증착해주는 것으로, 두껍게 증착할수록 리플레쉬 특성 확보 측면에서 바람직하다. 그런데, 상기 선형 질화막의 증착시, 상기 선형 질화막과 산화막의 스트레스 방향이 상이한 것으로 인해 그들의 계면에서 디펙트(defect)가 발생되며, 이러한 디펙트가 후속하는 HDP 산화막 증착 공정에서 더욱 확대됨으로써, 결국, 도 1에 도시된 바와 같이, 액티브 크랙 디펙트(Active Crack Defect : 10)가 발생하게 되고, 이로 인해, 소자 특성에 치명적인 악영향이 미친다.

도 1에서, 미설명된 도면부호 1은 반도체 기판, 2는 패드 산화막, 3은 패드 질화막, 4는 버퍼 산화막, 5는 선형 질화막, 그리고, 6은 HDP 산화막을 나타낸다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 선형 질화막의 증착에 기인하는 액티브 크랙 디펙트의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

도 1은 종래 선형 질화막의 증착에 따른 액티브 크랙 디펙트(Active Crack Defecr)의 발생을 보여주는 단면도.

도 2a 내지 도 2c는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 패드 산화막

23 : 패드 질화막 24 : 트렌치

25 : 버퍼 산화막 26 : 질산화막

27 : 선형 질화막 28 : HDP 산화막

상기와 같은 목적을 달성하기 위해, 본 발명은, 패드 질화막을 식각 장벽으로 이용한 식각 공정에 따라 트렌치가 형성된 반도체 기판을 제공하는 단계; 상기 트렌치 표면 상에 버퍼 산화막을 형성하는 단계; 상기 기판 결과물에 대해 질소 가스를 이용한 어닐링을 수행하여 상기 버퍼 산화막의 표면을 질화시키는 단계; 상기 질화된 버퍼 산화막 상에 선형 질화막을 증착하는 단계; 상기 트렌치가 완전 매립되도록 상기 선형 질화막 상에 HDP 산화막을 증착하는 단계; 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 어닐링은 NH₃가스 또는 N₂가스를 사용하여 수행하며, 이때, 상기 NH₃가스를 이용한 어닐링은 700∼750℃ 온도로 수행하고, 상기 N₂가스를 이용한 어닐링은 700℃ 이상의 온도로 수행한다.

또한, 상기 질소 가스를 이용한 어닐링은 상기 선형 질화막을 증착하는 단계와 인-시튜(In-situ)로 수행함이 바람직하며, 익스-시튜(Ex-situ)로 수행하는 것도 가능하고, 상기 선형 질화막의 증착 두께는 상기 질화된 버퍼 산화막의 두께를 포함하여 65∼80Å이 되도록 한다.

본 발명에 따르면, 선형 질화막의 증착 전, 버퍼 산화막의 표면을 질화시킴으로써 버퍼 산화막과 선형 질화막간의 계면 디펙트 발생을 억제시킬 수 있으며, 이에 따라, 상기 선형 질화막에 기인하는 액티브 크랙 디펙트를 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드 산화막(22)과 패드 질화막(23)을 차례로 형성한 상태에서, 공지의 포토리소그라피 공정에 따라 기판(21)의 소자분리영역을 노출시키도록 상기 패드 질화막(23)과 패드 산화막(22)을 패터닝하고, 그런다음, 상기 노출된 기판 영역을 식각하여 트렌치(24)를 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 트렌치(24) 형성을 위한 기판 식각시에 발생된 식각 데미지(damage)를 회복시키기 위해 상기 기판 결과물에 대해 희생 산화(sacrificial oxidation) 공정을 수행한 후, 상기 희생 산화 공정시에 트렌치 표면에 발생된 산화막을 제거하고, 이어서, 후속하는 선형 질화막 증착시의 기판 데미지 발생을 방지하기 위해 버퍼 산화막(25)을 증착한다.

그런다음, 상기 결과물에 대하여 리플레쉬 특성 확보를 위해 선형 질화막 을 증착하되, 그 증착 전, 인-시튜(In-situ) 방식으로 700∼750℃의 온도에서 NH₃예비-어닐링(pre-annealing)을 수행하고, 이어서, 상기 선형 질화막(27)을 증착한다.

여기서, 선형 질화막(27)의 증착 전에 인-시튜로 NH₃예비-어닐링을 수행하게 되면, 상기 버퍼 산화막(25)의 표면이 질화(Nitridation)되어 그 표면에 질산화막(SiON : 26)이 형성된다. 따라서, 상기 선형 질화막(27)은 질산화막(26) 상에 증착되게 되므로, 상기 선형 질화막(27)의 증착시, 상기 버퍼 산화막(25)과 선형 질화막(27)간의 계면에서 디펙트 발생은 억제되며, 결국, 상기 버퍼 산화막(25)과 선형 질화막(27) 계면에서의 디펙트가 없으므로, 후속의 HDP 산화막 증착에서 디펙트의 확대로 인한 액티브 크랙 디펙트의 발생도 방지된다.

본 발명의 실시예에 있어서, 리플레쉬 특성 확보를 위한 선형 질화막(27)은 배치 타입(Batch type) 또는 싱글 타입(Single type)으로 증착하며, 질산화막(26)을 포함하여 질화막의 두께가 65∼80Å 정도가 되도록 함이 바람직하다.

그 다음, 도 2c에 도시된 바와 같이, 상기 선형 질화막(27) 상에 트렌치(24)를 완전 매립시키도록 두껍게 HDP 산화막(28)을 증착한다.

이후, 도시하지는 않았으나, 상기 HDP 산화막의 표면을 CMP하여 트렌치형의 소자분리막을 형성하고, 이어, 패드 질화막과 패드 산화막을 제거하여 소자분리막의 형성을 완성한다.

전술한 바와 같이, 본 발명은 선형 질화막의 증착 전, 인-시튜로 NH₃예비-어닐링을 수행해 줌으로써, 상기 선형 질화막의 증착시에 버퍼 산화막과의 계면에서 디펙트가 발생되는 것을 방지할 수 있으며, 따라서, 후속의 HDP 산화막 증착에서 액티브 크랙 디펙트가 발생되는 것을 방지할 수 있다.

한편, 전술한 본 발명의 실시예에서는 버퍼 산화막의 표면을 질화시키기 위해 NH₃예비-어닐링을 수행하였지만, NH₃가스 대신에 700℃ 이상의 온도에서 N₂가스를 사용한 예비-어닐링을 수행하는 것도 가능하다.

또한, 상기 NH₃예비-어닐링은 인-시튜로 수행하였지만, 선형 질화막의 증착 전에 별도의 공정으로, 즉, 익스-시튜(Ex-situ)로 수행하는 것도 가능하다.

이상에서와 같이, 본 발명은 선형 질화막의 증착 전, 인-시튜로 NH₃예비-어닐링을 수행하여 버퍼 산화막의 표면을 질화시킴으로써, 상기 선형 질화막의 증착시에 버퍼 산화막과 선형 질화막간의 계면 디펙트 발생을 억제시킬 수 있으며, 이에 따라, 후속하는 HDP 산화막 증착 과정에서 디펙트의 확대로 인한 액티브 크랙 디펙트의 발생을 방지할 수 있다.

따라서, 액티브 영역에서의 결함 발생을 억제할 수 있는 바, 제조수율을 향상시킬 수 있음은 물론 소자 특성을 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

1. 패드 질화막을 식각 장벽으로 이용한 식각 공정에 따라 트렌치가 형성된 반도체 기판을 제공하는 단계;

   상기 트렌치 표면 상에 버퍼 산화막을 형성하는 단계;

   상기 기판 결과물에 대해 질소 가스를 이용한 어닐링을 수행하여 상기 버퍼 산화막의 표면을 질화시키는 단계;

   상기 질화된 버퍼 산화막 상에 선형 질화막을 증착하는 단계;

   상기 트렌치가 완전 매립되도록 상기 선형 질화막 상에 HDP 산화막을 증착하는 단계;

   상기 패드 질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 질소 가스를 이용한 어닐링은

   NH₃가스 또는 N₂가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 2 항에 있어서, 상기 NH₃가스를 이용한 어닐링은 700∼750℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 2 항에 있어서, 상기 N₂가스를 이용한 어닐링은 700℃ 이상의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 질소 가스를 이용한 어닐링은 상기 선형 질화막을 증착하는 단계와 인-시튜(In-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 제 1 항에 있어서, 상기 질소 가스를 이용한 어닐링은 상기 선형 질화막을 증착하는 단계와 익스-시튜(Ex-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
7. 제 1 항에 있어서, 상기 선형 질화막의 증착 두께는 상기 질화된 버퍼 산화막의 두께를 포함한 두께가 65∼80Å이 되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.