KR0140845B1 - 반도체 소자의 분리막 형성방법 - Google Patents

Abstract

본 발명은 소자간 절연, 분리를 위한 반도체 소자의 분리막 형성방법에 관한 것으로, 특히 분리막 형성영역 상부에 다결정실리콘막(3)과 질화막(4,6)이 연속 적층된 구조상에 반도체 소자의 분리막 형성방법에 있어서, 실리콘기판(1)에 패드산화막(2), 실리콘막(3), 질화막(4)을 차례로 형성한 다음, 선택식각하여 필드영역의 상기 산화막(5), 질화막(4)을 제거하는 단계; 상기 실리콘막(3)을 질화시켜 질화실리콘막(30)을 형성하는 단계; 전체구조 상부에 다시 질화막을 형성한 다음, 선택식각하여 질화막 스페이서(6)를 형성하는 단계; 상기 질화막 스페이서(6)을 식각마스크로 상기 질화실리콘막(30), 패드산화막(2)까지 식각하는 단계; 및 상기 노출된 필드영역에 필드산화막(8)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 함으로써 본 발명은 분리막 형성전의 식각공정을 단순화할 수 있으며, 이에 따라 파티클 및 결함밀도를 감소시키게 되며, 또한, 필드산화막 형성후 버즈빅형상의 길이가 감소되는 효과도 얻을 수 있다.

Description

반도체 소자의 소자분리막 형성 방법

제1a도 내지 제1d도는 종래의 반도체 소자의 소자분리막 형성 방법을 나타내는 공정 단면도.

제2a도 내지 제2f도는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 방법을 나타내는 공정 단면도.

*도면의 주요부분에 대한 부호의 설명

1: 실리콘 기판 2:패드산화막

3:패드 폴리실리콘막 4:질화막

5:산화막 6:질화막 스페이서

8:필드 산화막 10:질소가 도핑된 폴리실리콘막

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 소자간 절연 및 분리를 위한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.

절연(Isolation) 기술은 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 분리시켜, 소자가 인접한 소자의 영향을 받지 않고 그 주어진 기능을 제대로 수행할 수 있도록, 집적 소자 제조시 부여하는 기술이다. 고밀도 또는 고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 면적을 축소하는 것도 필요한 동시에 소자와 소자 사이에 존재하는 절연 영역의 폭 및 면적을 축소하는 것도 필요하다. 이 축소 정도가 셀 크기를 좌우한다는 점에서, 소자 분리 기술은 메모리 셀 크기를 결정하는 요소 중의 하나이다. 여러 가지 종류의 집적회로가 각기 다른 절연 조건을 요구하였기에 다양한 절연 기술이 개발되어 왔다. 즉 각 절연 기술이 나타내는 특징이 각기 달라 각 소자의 용도에 따라 절연 특징이 선택되어 이용되어 왔다. 초기의 절연 기술은 바이폴라 집적회로에서 사용되던 PN접합 절연 방법이고, 오늘날은 1970년경에 필립스사에서 발표한 LOCOS(LOCal Oxidation of Isolation;이하 로코스라 함)가 절연 기술에 사용되는 추세이다.

산화막과 질화막으로 구성된 소자분리막에 의한 국부 산화막 형성 방법에서 횡방향으로의 산화에 의한 버즈 비크 형성에 의해 소자 형성 영역의 면적이 줄어들고 있다. 고집적 소자에서 요구되는 소자 형성 영역의 면적을 확보하기 위해 중간에 폴리실리콘층을 적용한 PBL 방식의 소자분리막 형성 방법이 최근 일반화되고 있으나 디자인 룰이 0.3μm이하인 소자 분리 공정에서는 적용하기가 어려운 문제점이 대두되고 있는 실정이다.

먼저, 제1a도에 도시된 바와 같이, 실리콘 가판(1)을 산화시켜 패드산화막(2)을 형성하고, 패드 폴리실리콘막(3)을 적층하여 PBL구조를 형성한다. 그리고 산화 방지 마스크용 질화막(4)을 형성하고, 소정 영역의 질화막(4)을 식각하여 패드 폴리실리콘막(3)을 노충시킨다. 질화막(4)의 수직 패턴 측면에 질화막 스페이서(4')를 형성한다.

다음으로, 제1b도에 도시된 바와 같이, 노출된 패드 폴리실리콘막(3)을 식각하고, 계속해서 제1c도에 도시된 바와 같이, 패드산화막(2)을 식각한다.

다음으로, 도 1d도에 도시된 바와 같이, 노출된 필드 영역의 실리콘 기판(1)을 부분식각하여 트렌치를 형성하고, 이후에 산화막을 두껍게 형성하면 필드 산화막을 형성한다.

그러나, 전술한 바와 같은 종래의 소자분리막 형성 방법은, 질화막 스페이서(4')가 두껍게 형성되면 이 질화막 스페이서(4')에 의하여 필드 산화막의 모서리 부분이 눌려진 형태가 되어 게이트 산화막 및 소자 분리 특성이 나빠지고, 또한 필드 산화막 프로파일이 경사가 심하게 형성되면서 단차가 심해지고, 게이트 산화막이 특성 저하를 초래하게 된다. 또한 필드 산화막의 두께가 얇아지는 현상을 유발시켜 절연막의 절연특성을 크게 저하시키는 문제점을 유발시킨다.

또한 전술한 바와 같이, 질화막 스페이서(4'), 질화막(4), 패드 폴리실리콘막(3) 및 패드산화막(2)의 다단 식각 공정을 실시함에 따라 매 단계에서의 파티클 및 식각 잔류물(residue) 등의 문제점이 발생하여 결함 밀도(defects density)를 증가시키는 요인이 되어 있다.

따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은, PBL구조의 로코스 공정 단계를 줄일 수 있으며, 동시에 필드 산화막의 버즈 비크(bird's beak)형상의 길이 및 결함을 최소화하는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 소자분리막 형성 방법은, 반도체 기판 상부에 패드산화막, 폴리실리콘막, 질화막 및 산화막을 형성하는 제1단계; 필드 영역의 상기 산화막 및 상기 질화막을 식각 하는 제2단계; 필드 영역의 상기 폴리실리콘막을 질화시키는 제3단계; 상기 식각된 산화막 및 질화막 측면에 질화막 스페이서를 형성함과 동시에 상기 질소가 도핑된 폴리실리콘막 및 상기 패드산화막을 동시에 식각하여 필드 영역의 상기 반도체 기판을 노출시키는 제4단계; 및 상기 노출된 반도체 기판을 소정 깊이 식각하여 트렌치를 형성한 후 열공정을 실시하여 필드 산화막을 형성하는 제5단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2a도 내지 제2f도는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 방법을 나타내는 공정 단면도이다.

먼저, 제2a도에 도시된 바와 같이, 실리콘 기판(1)을 산화시켜 50Å 내지 300Å의 얇은 패드산화막(2)을 형성한 다음, 그 상부에 200Å 내지 1000Å의 CVD 패드 폴리실리콘막(3), 1000Å 내지 3000Å의 CVD질화막(4), 200Å 내지 2000Å의 CVD 산화막(5)을 차례로 적층 한다.

여기서 질화막(4)은 LOCOS공정에서의 산화 방지막으로서 사용한 것이고, 패드 폴리실리콘막(3)은 PBL구조를 이루기 위하여 형성한 것이다.

다음으로, 제2b도에 도시된 바와 같이, 소자 분리 마스트(도시되지 않음)를 사용하여 산화막(5), 질화막(4)을 식각하여 필드 영역의 패드 폴리실리콘막(3)을 노출시킨다.

여기서 노출된 패드 폴리실리콘막(3)에 800℃ 내지 1200℃ 범위의 온도에서 NH3으로 질화(nitration)공정을 진행하여 질소가 주입된 폴리실리콘막(이하 질화실리콘막이라 함. 10)을 형성한다.

이렇게 형성되는 질화실리콘막(10)은 산화 방지막 역할을 하는 것에 의하여, 종래에 패드 폴리실리콘막으로 버즈 비크가 형성되는 문제점을 충분히 극복할 수 있는 해결책이 된다.

뿐만 아니라, 이럴 경우 질화실리콘막은 질화막과 식각 속도가 거의 같으므로, 후속으로 진행되는 질화막 스페이서 형성 공정시 이러한 질화실리콘막이 함께 식각 되어 공정 단계를 줄이고, 이에 따른 결함 밀도도 줄어들게 된다. NH₃질화체 대신에 N₂O가스로 산화 질화 반응을 실시하여 산화 질화막을 형성하여도 된다.

다음으로, 제2c도에 도시된 바와 같이, 전술한 바와 같이 필드 영역의 질화실리콘막(10)이 노출된 전체 구조 상부에 질화막(6)을 200Å 내지 1500Å 증착한 다음, 전면성 식각 하는 것에 의하여 산화막(5) 및 질화막(4) 측면에 질화막 스페이서(6)를 형성하고 계속해서, 질화막 스페이서(6)를 이용한 자기 정렬 방식으로 질화실리콘막(7), 패드산화막(2)까지 1회에 식각한다.

다음으로, 제2d도에 도시된 바와 같이, 상기 식각 공정을 계속 진행하여 실리콘 기판(1)에 트렌치를 형성하되, 산화막(5)과 식각 선택비가 높은 식각제로 식각한다.

다음으로, 제2e도에 도시된 바와 같이, 950℃ 내지 1200℃의 온도에서 습식 산화 방식으로 상기 노출된 필드 영역의 트렌치에 3000Å 내지 6000Å 두께의 필드 산화막을 형성한다.

마지막으로, 제2f도에 도시된 바와 같이, 상기 질화막 스페이서(3), 산화막(5), 질화막(4), 질화실리콘막(7)을 제거한다. 이후에 희생산화막(Sac oxide)을 형성하여 특성이 우수한 게이트 산화막을 형성하고, 후속 공정을 진행한다.

상기와 같이 이루어지는 본 발명은, 로코스 공정을 이루는 PBL구조에서 폴리실리콘막에 질소를 도핑시킴으로 인하여, 질화막의 산화 억제 특성에 따라 버즈 비크(bird's beak)의 길이 및 결함을 최소화하고, 또한 질소 도핑된 폴리실리콘막의 식각을 따로 진행하지 않음으로 인하여 공정 단계를 줄여, 이에 따르는 파티클 및 결함 밀도를 감소시키게 된다.

Claims (5)

1. 반도체 기판 상부에 패드산화막, 폴리실리콘막, 질화막 및 산화막을 형성하는 제1단계; 필드 영역의 상기 산화막 및 상기 질화막을 식각 하는 제2단계; 필드 영역의 상기 폴리실리콘막을 질화시키는 제3단계; 상기 식각된 산화막 및 질화막 측면에 질화막 스페이서를 형성함과 동시에 상기 질소가 도핑된 폴리실리콘막 및 상기 패드산화막을 동시에 식각하여 필드 영역의 상기 반도체 기판을 노출시키는 제4단계; 및 상기 노출된 반도체 기판을 소정 깊이 식각 하여 트렌치를 형성한후 열공정을 실시하여 필드 산화막을 형성하는 제5단계를 포함하여 이루어지는 반도체 소자의 소자분리막 형성 방법.
2. 제1항에 있어서, 상기 폴리실리콘막은 100Å 내지 1100Å의 두께로 형성하는 반도체 소자의 소자분리막 형성 방법.
3. 제1항에 있어서, 상기 패드산화막은 50Å 내지 300Å의 두께로 형성하는 반도체 소자의 소자분리막 형성 방법.
4. 제1항에 있어서, 상기 제3단계는 800℃ 내지 1200℃의 온도 범위의 NH₃분위기에서 실시하여 이루어지는 반도체 소자의 소자분리막 형성 방법.
5. 제1항에 있어서, 상기 제3단계는 N₂O 가스로 산화 질화 반응을 실시하여 이루어지는 반도체 소자의 소자분리막 형성 방법.