JPH0917852A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0917852A JPH0917852A JP16163795A JP16163795A JPH0917852A JP H0917852 A JPH0917852 A JP H0917852A JP 16163795 A JP16163795 A JP 16163795A JP 16163795 A JP16163795 A JP 16163795A JP H0917852 A JPH0917852 A JP H0917852A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- insulating film
- oxide film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導体基板に形成する素子分離用の絶縁膜表
面上に凹凸等を生じさせずにその表面を平坦化し、配線
層を形成するための導電膜を、素子分離用の絶縁膜の溝
部等に残留させずに完全に除去し、よって隣接する配線
層同士で電気的ショートを防ぐことを目的とする。 【構成】 基板１１に形成される素子分離用のトレンチ
２１内に、その側面にのみ多結晶シリコン膜３２を形成
し、これを酸化させ熱酸化膜５１を形成することによ
り、トレンチ内を絶縁膜で埋め込み、素子分離用の絶縁
膜に空洞や凹凸が形成されることを防止する。
面上に凹凸等を生じさせずにその表面を平坦化し、配線
層を形成するための導電膜を、素子分離用の絶縁膜の溝
部等に残留させずに完全に除去し、よって隣接する配線
層同士で電気的ショートを防ぐことを目的とする。 【構成】 基板１１に形成される素子分離用のトレンチ
２１内に、その側面にのみ多結晶シリコン膜３２を形成
し、これを酸化させ熱酸化膜５１を形成することによ
り、トレンチ内を絶縁膜で埋め込み、素子分離用の絶縁
膜に空洞や凹凸が形成されることを防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にトレンチに絶縁膜を埋め込むトレンチ素子分離領域
の製造方法に関する。
特にトレンチに絶縁膜を埋め込むトレンチ素子分離領域
の製造方法に関する。
【０００２】
【従来の技術】従来のトレンチ素子分離領域の形成方法
について、以下図面を参照して説明する。図２（ａ）に
示すように、シリコン半導体基板１１１（以下、単に基
板と称する。）表面上に、熱酸化により膜厚３０ｎｍ程
度のバッファ酸化膜１１２を形成する。次にこの表面上
に、ポリッシュストッパーとしてＣＶＤ（Chemical Vop
urDeposition ）法により、膜厚２００ｎｍ程度の窒化
膜１１３を形成する。次にこの表面上に、耐シリコンエ
ッチング膜としてＣＶＤ法により膜厚３００ｎｍ程度の
シリコン酸化膜１１４を形成する。次にこの表面上にレ
ジストを塗布し、形成するトレンチの幅に対応したレジ
ストパターン１１５を形成する。
について、以下図面を参照して説明する。図２（ａ）に
示すように、シリコン半導体基板１１１（以下、単に基
板と称する。）表面上に、熱酸化により膜厚３０ｎｍ程
度のバッファ酸化膜１１２を形成する。次にこの表面上
に、ポリッシュストッパーとしてＣＶＤ（Chemical Vop
urDeposition ）法により、膜厚２００ｎｍ程度の窒化
膜１１３を形成する。次にこの表面上に、耐シリコンエ
ッチング膜としてＣＶＤ法により膜厚３００ｎｍ程度の
シリコン酸化膜１１４を形成する。次にこの表面上にレ
ジストを塗布し、形成するトレンチの幅に対応したレジ
ストパターン１１５を形成する。
【０００３】続いて図２（ｂ）に示すように、基板をエ
ッチングする際のマスクを形成するために、レジストパ
ターン１１５をマスクとしてシリコン酸化膜１１４及び
窒化膜１１３をエッチングする。次に、シリコン酸化膜
１１４及び窒化膜１１３をマスクとして、基板１１１と
この表面上に形成されているバッファ酸化膜１１２を異
方性エッチングし、基板表面からの深さが１μｍ程度の
トレンチ１２１を形成する。
ッチングする際のマスクを形成するために、レジストパ
ターン１１５をマスクとしてシリコン酸化膜１１４及び
窒化膜１１３をエッチングする。次に、シリコン酸化膜
１１４及び窒化膜１１３をマスクとして、基板１１１と
この表面上に形成されているバッファ酸化膜１１２を異
方性エッチングし、基板表面からの深さが１μｍ程度の
トレンチ１２１を形成する。
【０００４】続いて図２（ｃ）に示すように、ＣＶＤ法
によりトレンチ１２１内に埋め込み材として酸化膜１３
１を形成する。この際、埋め込み酸化膜１３１はトレン
チ１２１内の側面より堆積して形成されるために、その
堆積する速度が一定でない場合には、その接合部である
トレンチ１２１の中央部において空洞１３２が生じてし
まう場合がある。この埋め込み酸化膜１３１は酸化膜１
１４表面上にまで形成する。
によりトレンチ１２１内に埋め込み材として酸化膜１３
１を形成する。この際、埋め込み酸化膜１３１はトレン
チ１２１内の側面より堆積して形成されるために、その
堆積する速度が一定でない場合には、その接合部である
トレンチ１２１の中央部において空洞１３２が生じてし
まう場合がある。この埋め込み酸化膜１３１は酸化膜１
１４表面上にまで形成する。
【０００５】続いて図２（ｄ）に示すように、ＣＭＰ
（Chemical Mecanical Polish ）法により埋め込み酸化
膜１３１及びシリコン酸化膜１１４を除去する。この
際、多結晶シリコン膜１１３は、ポリッシュのストッパ
ーとしての役割を果たす。
（Chemical Mecanical Polish ）法により埋め込み酸化
膜１３１及びシリコン酸化膜１１４を除去する。この
際、多結晶シリコン膜１１３は、ポリッシュのストッパ
ーとしての役割を果たす。
【０００６】続いて図２（ｅ）に示すように、ウエット
エッチングにより窒化膜１１３、及びバッファ酸化膜１
１２を除去し、基板１１１表面を露出させる。この際、
基板１１１との境界面や、空洞１３２付近の埋め込み酸
化膜１３１にもエッチング液が進入し、エッチングされ
てしまい、埋め込み材として形成されたトレンチ１２１
内の酸化膜１３１の表面上には凹凸が生じる。
エッチングにより窒化膜１１３、及びバッファ酸化膜１
１２を除去し、基板１１１表面を露出させる。この際、
基板１１１との境界面や、空洞１３２付近の埋め込み酸
化膜１３１にもエッチング液が進入し、エッチングされ
てしまい、埋め込み材として形成されたトレンチ１２１
内の酸化膜１３１の表面上には凹凸が生じる。
【０００７】続いて図２（ｆ）に示すように、熱酸化に
より露出した基板１１１表面上に膜厚９ｎｍ程度のゲー
ト酸化膜１６１を形成する。次にＣＶＤ法によりこのゲ
ート酸化膜１６１表面上に、多結晶シリコン膜等の導電
膜１６２を形成する。次に図示はしないが、酸化膜１６
１表面上に形成された多結晶シリコン膜１６２をパター
ニングし、配線層やゲート電極等を形成する。
より露出した基板１１１表面上に膜厚９ｎｍ程度のゲー
ト酸化膜１６１を形成する。次にＣＶＤ法によりこのゲ
ート酸化膜１６１表面上に、多結晶シリコン膜等の導電
膜１６２を形成する。次に図示はしないが、酸化膜１６
１表面上に形成された多結晶シリコン膜１６２をパター
ニングし、配線層やゲート電極等を形成する。
【０００８】以上の工程により基板内にトレンチ素子分
離領域が形成される。上記に示した製造工程によれば、
次に示すような問題点が生じる。すなわち、トレンチ内
には素子分離用の絶縁膜として、ＬＰＣＶＤ（Low Pres
sure ＣＶＤ）法を用いて絶縁膜を形成しているが、ト
レンチの側面より堆積する絶縁膜の堆積速度が、各部に
おいて完全に一致させることが困難なため、素子分離用
絶縁膜のトレンチ内の中央部において空洞が生じる。こ
の空洞が生じた絶縁膜を平坦化しても、空洞内を絶縁膜
で埋め込まない限りは、その表面を完全に平坦にするこ
とは困難である。
離領域が形成される。上記に示した製造工程によれば、
次に示すような問題点が生じる。すなわち、トレンチ内
には素子分離用の絶縁膜として、ＬＰＣＶＤ（Low Pres
sure ＣＶＤ）法を用いて絶縁膜を形成しているが、ト
レンチの側面より堆積する絶縁膜の堆積速度が、各部に
おいて完全に一致させることが困難なため、素子分離用
絶縁膜のトレンチ内の中央部において空洞が生じる。こ
の空洞が生じた絶縁膜を平坦化しても、空洞内を絶縁膜
で埋め込まない限りは、その表面を完全に平坦にするこ
とは困難である。
【０００９】平坦化の工程が終了した後、この素子分離
用の絶縁膜表面上を含む基板の全面には、配線層やゲー
ト電極を形成するための導電膜が形成される。その後こ
の導電膜は、基板上でパターニングされ、所定の形状の
配線層やゲート電極が形成される。
用の絶縁膜表面上を含む基板の全面には、配線層やゲー
ト電極を形成するための導電膜が形成される。その後こ
の導電膜は、基板上でパターニングされ、所定の形状の
配線層やゲート電極が形成される。
【００１０】このパターニング工程において導電膜が形
成される下地上に凹凸があると、導電膜はこの凹凸によ
って形成される溝部に残留する可能性があり、完全に除
去されない場合がある。
成される下地上に凹凸があると、導電膜はこの凹凸によ
って形成される溝部に残留する可能性があり、完全に除
去されない場合がある。
【００１１】図３の上面図（図２（ｆ）は、図３のＡ−
Ａ部における断面図である。）に示すように、配線層等
の導電膜１６２を素子分離領域上及び基板１１１上に形
成する場合には、素子分離領域上に凹凸が形成されてい
ると、導電膜のパターニングにおいて、導電膜が素子分
離領域の溝部１６３では完全に除去されずに残留し、隣
接し合う配線層１６４間で、溝部１６３に残留した導電
膜１６５によって電気的なショートを生じる場合があ
る。この電気的ショートは、半導体装置にとっては致命
的な不良をもたらすため、深刻な問題となっている。
Ａ部における断面図である。）に示すように、配線層等
の導電膜１６２を素子分離領域上及び基板１１１上に形
成する場合には、素子分離領域上に凹凸が形成されてい
ると、導電膜のパターニングにおいて、導電膜が素子分
離領域の溝部１６３では完全に除去されずに残留し、隣
接し合う配線層１６４間で、溝部１６３に残留した導電
膜１６５によって電気的なショートを生じる場合があ
る。この電気的ショートは、半導体装置にとっては致命
的な不良をもたらすため、深刻な問題となっている。
【００１２】
【発明が解決しようとする課題】上記のように従来の素
子分離領域の形成方法においては、トレンチ内に素子分
離用の絶縁膜として、ＬＰＣＶＤ法を用いて絶縁膜を形
成しているが、トレンチの側面より堆積する絶縁膜の堆
積速度が、各部において完全に一致させることが困難な
ため、素子分離用絶縁膜のトレンチ内の中央部において
空洞が生じる。この空洞が生じた絶縁膜を平坦化して
も、空洞内を絶縁膜で埋め込まない限りは、その表面を
完全に平坦にすることは困難である。
子分離領域の形成方法においては、トレンチ内に素子分
離用の絶縁膜として、ＬＰＣＶＤ法を用いて絶縁膜を形
成しているが、トレンチの側面より堆積する絶縁膜の堆
積速度が、各部において完全に一致させることが困難な
ため、素子分離用絶縁膜のトレンチ内の中央部において
空洞が生じる。この空洞が生じた絶縁膜を平坦化して
も、空洞内を絶縁膜で埋め込まない限りは、その表面を
完全に平坦にすることは困難である。
【００１３】このため素子分離用絶縁膜表面上に凹凸が
生じ、配線層やゲート電極を形成するための導電膜が凹
凸によって形成される溝部に残留する可能性があり、完
全に除去されない場合がある。
生じ、配線層やゲート電極を形成するための導電膜が凹
凸によって形成される溝部に残留する可能性があり、完
全に除去されない場合がある。
【００１４】この溝部に導電膜が残留すると、本来絶縁
されるべき隣接し合う配線間で電気的ショートを生じて
しまう。この電気的ショートは、半導体装置にとっては
致命的な不良をもたらすため、深刻な問題となってい
る。
されるべき隣接し合う配線間で電気的ショートを生じて
しまう。この電気的ショートは、半導体装置にとっては
致命的な不良をもたらすため、深刻な問題となってい
る。
【００１５】
【課題を解決するための手段】本発明は上記の問題点を
解決するために、半導体基板表面上に第一絶縁膜を形成
する工程と、前記第一絶縁膜をパターニングする工程
と、パターニングされた前記第一絶縁膜をマスクとし
て、前記半導体基板に溝を形成する工程と、前記溝の表
面上に第二絶縁膜を形成する工程と、前記第二絶縁膜表
面上に多結晶シリコン膜を形成する工程と、前記多結晶
シリコン膜を酸化し、前記溝の内部を酸化膜で埋め込む
工程とを具備する半導体装置の製造方法を提供する。
解決するために、半導体基板表面上に第一絶縁膜を形成
する工程と、前記第一絶縁膜をパターニングする工程
と、パターニングされた前記第一絶縁膜をマスクとし
て、前記半導体基板に溝を形成する工程と、前記溝の表
面上に第二絶縁膜を形成する工程と、前記第二絶縁膜表
面上に多結晶シリコン膜を形成する工程と、前記多結晶
シリコン膜を酸化し、前記溝の内部を酸化膜で埋め込む
工程とを具備する半導体装置の製造方法を提供する。
【００１６】
【作用】本発明によれば、基板内部に形成されるトレン
チ内部には、絶縁膜を完全に埋め込むことができる。こ
のためトレンチに埋め込まれた絶縁膜の平坦化工程にお
いても、絶縁膜表面上には凹凸等が生じることはなく、
完全に平坦化することができる。従って、絶縁膜表面上
に形成される導電膜も溝部等の不用な箇所には残留する
ことはなく、隣接する配線層間等で電気的ショートが問
題となることなく、不良率が低下させることができる。
チ内部には、絶縁膜を完全に埋め込むことができる。こ
のためトレンチに埋め込まれた絶縁膜の平坦化工程にお
いても、絶縁膜表面上には凹凸等が生じることはなく、
完全に平坦化することができる。従って、絶縁膜表面上
に形成される導電膜も溝部等の不用な箇所には残留する
ことはなく、隣接する配線層間等で電気的ショートが問
題となることなく、不良率が低下させることができる。
【００１７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１（ａ）に示すように、シリコン半導
体基板１１（以下、単に基板と称する。）表面上に、熱
酸化により膜厚３０ｎｍのバッファ酸化膜１２を形成す
る。次にこの表面上に、ポリッシュストッパー及び耐熱
酸化として、ＬＰＣＶＤ法により膜厚２００ｎｍの窒化
膜１３を形成する。次にこの表面上に、耐シリコンエッ
チング膜として、ＬＰＣＶＤ法により膜厚３００ｎｍの
シリコン酸化膜１４を形成する。次にこの表面上にレジ
ストを塗布し、形成するトレンチの幅に対応したレジス
トパターン１５を形成する。尚、本実施例においてはこ
の幅は０．５μｍ程度とする。
して説明する。図１（ａ）に示すように、シリコン半導
体基板１１（以下、単に基板と称する。）表面上に、熱
酸化により膜厚３０ｎｍのバッファ酸化膜１２を形成す
る。次にこの表面上に、ポリッシュストッパー及び耐熱
酸化として、ＬＰＣＶＤ法により膜厚２００ｎｍの窒化
膜１３を形成する。次にこの表面上に、耐シリコンエッ
チング膜として、ＬＰＣＶＤ法により膜厚３００ｎｍの
シリコン酸化膜１４を形成する。次にこの表面上にレジ
ストを塗布し、形成するトレンチの幅に対応したレジス
トパターン１５を形成する。尚、本実施例においてはこ
の幅は０．５μｍ程度とする。
【００１８】続いて図１（ｂ）に示すように、基板のエ
ッチングの際のマスクを形成するために、レジストパタ
ーン１５をマスクとしてシリコン酸化膜１４及び窒化膜
１３をエッチングする。次に、シリコン酸化膜１４及び
窒化膜１３をマスクとして、基板１１とこの表面上に形
成されているバッファ酸化膜１２を、異方性エッチング
し、深さ１μｍ程度のトレンチ２１を形成する。
ッチングの際のマスクを形成するために、レジストパタ
ーン１５をマスクとしてシリコン酸化膜１４及び窒化膜
１３をエッチングする。次に、シリコン酸化膜１４及び
窒化膜１３をマスクとして、基板１１とこの表面上に形
成されているバッファ酸化膜１２を、異方性エッチング
し、深さ１μｍ程度のトレンチ２１を形成する。
【００１９】続いて図１（ｃ）に示すように、ＬＰＣＶ
Ｄ法によりトレンチ２１の表面上に埋め込み材として膜
厚１００ｎｍの酸化膜３１を形成する。従来はトレンチ
内をＬＰＣＶＤ法により酸化膜で埋め込んでいたため、
トレンチ内に空洞が生じていたが、本発明の実施例で
は、トレンチの表面上のみ酸化膜を成長させるので、こ
の工程においてトレンチ内に空洞が生じることはない。
次にＬＰＣＶＤ法により酸化膜３１表面上に、膜厚１０
０ｎｍの多結晶シリコン膜３２を形成する。
Ｄ法によりトレンチ２１の表面上に埋め込み材として膜
厚１００ｎｍの酸化膜３１を形成する。従来はトレンチ
内をＬＰＣＶＤ法により酸化膜で埋め込んでいたため、
トレンチ内に空洞が生じていたが、本発明の実施例で
は、トレンチの表面上のみ酸化膜を成長させるので、こ
の工程においてトレンチ内に空洞が生じることはない。
次にＬＰＣＶＤ法により酸化膜３１表面上に、膜厚１０
０ｎｍの多結晶シリコン膜３２を形成する。
【００２０】続いて図１（ｄ）に示すように、異方性エ
ッチングにより多結晶シリコン膜３２をパターニング
し、トレンチ２１の側面にのみ多結晶シリコン膜３２を
残留させる。
ッチングにより多結晶シリコン膜３２をパターニング
し、トレンチ２１の側面にのみ多結晶シリコン膜３２を
残留させる。
【００２１】続いて図１（ｅ）に示すように、摂氏１０
００度程度の熱処理を行い、トレンチ２１側面の多結晶
シリコン膜３２を熱酸化し、トレンチの埋め込み材とし
て、熱酸化膜５１を形成する。この工程によりトレンチ
２１内部は酸化膜により完全に埋め込まれる。
００度程度の熱処理を行い、トレンチ２１側面の多結晶
シリコン膜３２を熱酸化し、トレンチの埋め込み材とし
て、熱酸化膜５１を形成する。この工程によりトレンチ
２１内部は酸化膜により完全に埋め込まれる。
【００２２】続いて図１（ｆ）に示すように、トレンチ
２１上にまで形成された熱酸化膜３１及び基板１１上に
形成された酸化膜３１をポリッシュにより除去する。こ
の際窒化膜１３はポリッシュのストッパーとしての役割
を果たす。
２１上にまで形成された熱酸化膜３１及び基板１１上に
形成された酸化膜３１をポリッシュにより除去する。こ
の際窒化膜１３はポリッシュのストッパーとしての役割
を果たす。
【００２３】続いて図１（ｇ）に示すように、熱酸化膜
３１を熱酸化膜１２と同じ高さまでエッチングする。次
に窒化膜１３をエッチングし、さらに酸化膜１２を除去
する。これらのエッチングにより、基板１１表面は露出
される。
３１を熱酸化膜１２と同じ高さまでエッチングする。次
に窒化膜１３をエッチングし、さらに酸化膜１２を除去
する。これらのエッチングにより、基板１１表面は露出
される。
【００２４】続いて図１（ｈ）に示すように、熱酸化に
より基板１１表面に膜厚９ｎｍのゲート酸化膜８１を形
成する。次にＬＰＣＶＤ法により、ゲート絶縁膜８１表
面上に膜厚１００ｎｍの多結晶シリコン膜等の導電膜８
２を形成する。この導電膜を所定の形状にパターニング
することにより、配線層やゲート電極等が基板１１表面
上に形成される。
より基板１１表面に膜厚９ｎｍのゲート酸化膜８１を形
成する。次にＬＰＣＶＤ法により、ゲート絶縁膜８１表
面上に膜厚１００ｎｍの多結晶シリコン膜等の導電膜８
２を形成する。この導電膜を所定の形状にパターニング
することにより、配線層やゲート電極等が基板１１表面
上に形成される。
【００２５】本発明によれば、基板１１内部に形成され
るトレンチ内部には、絶縁膜を完全に埋め込むことがで
きる。このためトレンチに埋め込まれた絶縁膜の平坦化
工程においても、絶縁膜表面上には凹凸等が生じること
はなく、完全に平坦化することができる。従って、絶縁
膜表面上に形成される導電膜も溝部等の不用な箇所には
残留することはなく、隣接する配線層間等で電気的ショ
ートが問題となることはない。
るトレンチ内部には、絶縁膜を完全に埋め込むことがで
きる。このためトレンチに埋め込まれた絶縁膜の平坦化
工程においても、絶縁膜表面上には凹凸等が生じること
はなく、完全に平坦化することができる。従って、絶縁
膜表面上に形成される導電膜も溝部等の不用な箇所には
残留することはなく、隣接する配線層間等で電気的ショ
ートが問題となることはない。
【００２６】以上、本発明の実施例について説明したが
本発明はその主旨を逸脱しない範囲において種々態様を
変えて実施することができる。例えば形成する各種の膜
厚や形成方法、トレンチの形状等は上記に示したものに
限定されることはない。
本発明はその主旨を逸脱しない範囲において種々態様を
変えて実施することができる。例えば形成する各種の膜
厚や形成方法、トレンチの形状等は上記に示したものに
限定されることはない。
【００２７】
【発明の効果】本発明によれば、基板に形成されるトレ
ンチ内部には、絶縁膜を完全に埋め込むことができる。
このためトレンチに埋め込まれた絶縁膜の平坦化工程に
おいても、絶縁膜表面上には凹凸等が生じることはな
く、完全に平坦化することができる。従って、絶縁膜表
面上に形成される導電膜も溝部等の不用な箇所には残留
することはなく、隣接する配線層間等で電気的ショート
が問題となることはない。
ンチ内部には、絶縁膜を完全に埋め込むことができる。
このためトレンチに埋め込まれた絶縁膜の平坦化工程に
おいても、絶縁膜表面上には凹凸等が生じることはな
く、完全に平坦化することができる。従って、絶縁膜表
面上に形成される導電膜も溝部等の不用な箇所には残留
することはなく、隣接する配線層間等で電気的ショート
が問題となることはない。
【図１】本発明の一実施例を説明する断面図。
【図２】従来の製造工程の一例を説明する断面図。
【図３】従来の問題点を説明する上面図。
１１、１１１ 基板 １２、１４、３１、１１２、１１４、１３１ 酸化膜 １３、１１３ 窒化膜 １５、１１５ レジストパターン ２１、１２１ トレンチ ３２ 多結晶シリコン膜 ８１、１６１ ゲート絶縁膜 ８２、１６２ 導電膜 １３２ 空洞 １６３ 溝部 １６４ 配線層
Claims (4)
- 【請求項１】 半導体基板表面上に第一絶縁膜を形成す
る工程と、 前記第一絶縁膜をパターニングする工程と、 パターニングされた前記第一絶縁膜をマスクとして、前
記半導体基板に溝を形成する工程と、 前記溝の表面上に第二絶縁膜を形成する工程と、 前記第二絶縁膜表面上に多結晶シリコン膜を形成する工
程と、 前記多結晶シリコン膜を酸化し、前記溝の内部を酸化膜
で埋め込む工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記多結晶シリコン膜は、前記溝の側面
に形成された第二絶縁膜表面上にのみ形成されることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記多結晶シリコン膜を酸化する工程
は、熱酸化法により行われることを特徴とする請求項１
または２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板に所定の深さの溝を形成する
工程と、前記溝の内部に絶縁膜を埋め込む工程とを有す
る半導体装置の製造方法において、 前記溝の表面上に第一絶縁膜を形成する工程と、前記第
一絶縁膜表面上に多結晶シリコン膜を形成する工程と、
熱酸化法により前記多結晶シリコン膜を酸化させ前記溝
の内部を埋め込む工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16163795A JPH0917852A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16163795A JPH0917852A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917852A true JPH0917852A (ja) | 1997-01-17 |
Family
ID=15738980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16163795A Pending JPH0917852A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294776B1 (ko) * | 1998-03-24 | 2001-07-12 | 마찌다 가쯔히꼬 | 소자분리영역의 형성 방법 |
-
1995
- 1995-06-28 JP JP16163795A patent/JPH0917852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294776B1 (ko) * | 1998-03-24 | 2001-07-12 | 마찌다 가쯔히꼬 | 소자분리영역의 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0534746A2 (en) | Method of fabricating a trench structure in a semiconductor substrate | |
| JPH118295A (ja) | 半導体装置及びその製造方法 | |
| US5294296A (en) | Method for manufacturing a contact hole of a semiconductor device | |
| JP3670455B2 (ja) | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 | |
| US5061653A (en) | Trench isolation process | |
| JPH1145874A (ja) | 半導体装置の製造方法 | |
| US20020068413A1 (en) | Process of manufacturing semiconductor device | |
| JPH0521591A (ja) | 半導体装置の製造方法 | |
| EP1184902A1 (en) | Method for forming an isolation trench in a SOI substrate | |
| JPH10335459A (ja) | 半導体装置およびその製造方法 | |
| JPH0917852A (ja) | 半導体装置の製造方法 | |
| JPH09289245A (ja) | 半導体装置の製造方法 | |
| JPH06181255A (ja) | 半導体装置およびその製造方法 | |
| JPH0846024A (ja) | 半導体装置の製造方法 | |
| JPH04209534A (ja) | 半導体装置の製造方法 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JP4438317B2 (ja) | 半導体装置の製造方法 | |
| JPS63269535A (ja) | 半導体素子表面の平坦化法 | |
| JP2597424B2 (ja) | 半導体装置の製造方法 | |
| JP2574910B2 (ja) | 半導体装置の製造方法 | |
| JPS63181444A (ja) | 半導体装置の製造方法 | |
| JPH0945761A (ja) | 半導体装置の製造方法 | |
| JPH0670980B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0344060A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61112343A (ja) | 半導体装置の製造方法 |