JP3004129B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3004129B2 JP3004129B2 JP4259434A JP25943492A JP3004129B2 JP 3004129 B2 JP3004129 B2 JP 3004129B2 JP 4259434 A JP4259434 A JP 4259434A JP 25943492 A JP25943492 A JP 25943492A JP 3004129 B2 JP3004129 B2 JP 3004129B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- film
- semiconductor substrate
- teos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。より詳しくは、ＴＥＯＳ(テトラ・エトキシ
・シラン)−Ｏ3系常圧ＣＶＤ(化学気相成長)法を用いて
成膜を行うことにより、半導体基板上の凹凸を平坦化す
る半導体装置の製造方法に関する。
に関する。より詳しくは、ＴＥＯＳ(テトラ・エトキシ
・シラン)−Ｏ3系常圧ＣＶＤ(化学気相成長)法を用いて
成膜を行うことにより、半導体基板上の凹凸を平坦化す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体基板上の凹凸を平坦化す
る膜としてシラン系常圧ＣＶＤ膜やＨＴＯ(ハイ・テン
ペラチャ・オキサイド)が用いられている。しかし、素
子の微細化に伴って、オーバーハングやボイド(気泡)が
顕著となり、表面段差を埋め込むことが難しくなってき
ている。例えば、図３は、半導体基板１上にポリシリコ
ンゲート３と金属配線５による表面段差が形成されてい
る状態で、層間絶縁膜としてＨＴＯ１６を形成し、さら
にエッチバックを行ったところを示している(２はゲー
ト絶縁膜、４は層間絶縁膜である)。図に示すように、
表面段差により基板１上にボイド１７が発生する。この
上にさらに配線を設ける場合、パターン加工時にボイド
１７の箇所にエッチング残りなどの不具合が生ずる。
る膜としてシラン系常圧ＣＶＤ膜やＨＴＯ(ハイ・テン
ペラチャ・オキサイド)が用いられている。しかし、素
子の微細化に伴って、オーバーハングやボイド(気泡)が
顕著となり、表面段差を埋め込むことが難しくなってき
ている。例えば、図３は、半導体基板１上にポリシリコ
ンゲート３と金属配線５による表面段差が形成されてい
る状態で、層間絶縁膜としてＨＴＯ１６を形成し、さら
にエッチバックを行ったところを示している(２はゲー
ト絶縁膜、４は層間絶縁膜である)。図に示すように、
表面段差により基板１上にボイド１７が発生する。この
上にさらに配線を設ける場合、パターン加工時にボイド
１７の箇所にエッチング残りなどの不具合が生ずる。
【０００３】そこで、本出願人は、ＴＥＯＳ−Ｏ3系常
圧ＣＶＤ法により層間絶縁膜としてシリコン酸化膜を形
成する方法を提案した(特開平３−４１７３１号公報)。
このＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によれば、基板上を
平坦化したいわゆるリフロー形状を得ることができる。
なお、成膜条件として、基板温度は４００℃、圧力は大
気圧に設定されている。また、ガス流量は、雰囲気Ｎ2
ガスが１８ＳＬＭ、ＴＥＯＳソースをバブリングするＮ
2ガスが２.２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭに
それぞれ設定されている。また、Ｏ3濃度(体積比Ｏ3／
(Ｏ2＋Ｏ3)と定義する)は５％に設定されている。
圧ＣＶＤ法により層間絶縁膜としてシリコン酸化膜を形
成する方法を提案した(特開平３−４１７３１号公報)。
このＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によれば、基板上を
平坦化したいわゆるリフロー形状を得ることができる。
なお、成膜条件として、基板温度は４００℃、圧力は大
気圧に設定されている。また、ガス流量は、雰囲気Ｎ2
ガスが１８ＳＬＭ、ＴＥＯＳソースをバブリングするＮ
2ガスが２.２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭに
それぞれ設定されている。また、Ｏ3濃度(体積比Ｏ3／
(Ｏ2＋Ｏ3)と定義する)は５％に設定されている。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者は、上記成膜条件でシリコン酸化膜を形成した場合、
成膜速度が下地依存性を示すことを発見した。例えば、
単結晶Ｓi(基板),ＡlＳi,ＷＳi,ポリＳiなどの上では成
膜速度が速くなる一方、熱酸化膜,ＨＴＯ,ＢＰＳＧ(ボ
ロン・リン・シリケート・ガラス)などの上では成膜速
度が遅くなる。このため、下地材料が単一でないとき
は、半導体基板上の凹凸をうまく埋め込むことができ
ず、良好な平坦形状を得ることができないという問題が
ある。
者は、上記成膜条件でシリコン酸化膜を形成した場合、
成膜速度が下地依存性を示すことを発見した。例えば、
単結晶Ｓi(基板),ＡlＳi,ＷＳi,ポリＳiなどの上では成
膜速度が速くなる一方、熱酸化膜,ＨＴＯ,ＢＰＳＧ(ボ
ロン・リン・シリケート・ガラス)などの上では成膜速
度が遅くなる。このため、下地材料が単一でないとき
は、半導体基板上の凹凸をうまく埋め込むことができ
ず、良好な平坦形状を得ることができないという問題が
ある。
【０００５】そこで、この発明の目的は、ＴＥＯＳ−Ｏ
3系常圧ＣＶＤ法によりシリコン酸化膜を形成する場合
に、成膜速度の下地依存性を抑制することができ、した
がって半導体基板上の凹凸を良好に平坦化できる半導体
装置の製造方法を提供することにある。
3系常圧ＣＶＤ法によりシリコン酸化膜を形成する場合
に、成膜速度の下地依存性を抑制することができ、した
がって半導体基板上の凹凸を良好に平坦化できる半導体
装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上に生じた２種類以上の異
なる材料からなる凹凸を、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ
法により所定の成膜条件でシリコン酸化膜を形成して埋
め込むようにした半導体装置の製造方法において、オゾ
ン濃度を０.２％乃至１.５％にし、シリコン酸化膜の成
長速度が１０００Å／min以上で、且つ、下地によるシ
リコン酸化膜の成長速度差が５０Å／min以下となるよ
うに設定して、シリコン酸化膜を形成し、続いて、上記
シリコン酸化膜に対して温度７５０℃以上の熱処理を加
えることを特徴としている。ここで、オゾン濃度とは、
体積比Ｏ3／(Ｏ2＋Ｏ3)を意味している。
め、この発明は、半導体基板上に生じた２種類以上の異
なる材料からなる凹凸を、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ
法により所定の成膜条件でシリコン酸化膜を形成して埋
め込むようにした半導体装置の製造方法において、オゾ
ン濃度を０.２％乃至１.５％にし、シリコン酸化膜の成
長速度が１０００Å／min以上で、且つ、下地によるシ
リコン酸化膜の成長速度差が５０Å／min以下となるよ
うに設定して、シリコン酸化膜を形成し、続いて、上記
シリコン酸化膜に対して温度７５０℃以上の熱処理を加
えることを特徴としている。ここで、オゾン濃度とは、
体積比Ｏ3／(Ｏ2＋Ｏ3)を意味している。
【０００７】また、上記シリコン酸化膜に対して上記熱
処理を加えた後、このシリコン酸化膜をエッチバックす
るのが望ましい。
処理を加えた後、このシリコン酸化膜をエッチバックす
るのが望ましい。
【０００８】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【０００９】本発明者は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ
法により、Ｏ3濃度を様々に変化させてシリコン酸化膜
を形成した結果、図１に示すように、Ｏ3濃度を１.５％
以下に設定すると、成膜速度の下地依存性が極めて小さ
くなることを発見した。図中、□は単結晶Ｓi基板上に
直接形成した場合の成膜速度を示し、●は熱酸化膜上に
形成した場合の成膜速度を示している。図から分かるよ
うに、Ｏ3濃度が１.５％以下ならば、両者の成膜速度は
略一致するが、１.５％を超えると成膜速度の差が顕著
になっている。なお、成膜条件として残りの項目は、従
来と同様に、基板温度は４００℃、圧力は大気圧に設定
されている。また、ガス流量は、雰囲気Ｎ2ガスが１８
ＳＬＭ、ＴＥＯＳソースをバブリングするＮ2ガスが２.
２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭにそれぞれ設
定されている。
法により、Ｏ3濃度を様々に変化させてシリコン酸化膜
を形成した結果、図１に示すように、Ｏ3濃度を１.５％
以下に設定すると、成膜速度の下地依存性が極めて小さ
くなることを発見した。図中、□は単結晶Ｓi基板上に
直接形成した場合の成膜速度を示し、●は熱酸化膜上に
形成した場合の成膜速度を示している。図から分かるよ
うに、Ｏ3濃度が１.５％以下ならば、両者の成膜速度は
略一致するが、１.５％を超えると成膜速度の差が顕著
になっている。なお、成膜条件として残りの項目は、従
来と同様に、基板温度は４００℃、圧力は大気圧に設定
されている。また、ガス流量は、雰囲気Ｎ2ガスが１８
ＳＬＭ、ＴＥＯＳソースをバブリングするＮ2ガスが２.
２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭにそれぞれ設
定されている。
【００１０】また、図１から分かるように、実用レベル
の成膜速度(約１０００Å／min)を得るためにはＯ3濃度
が０.２％以上であることが必要となる。
の成膜速度(約１０００Å／min)を得るためにはＯ3濃度
が０.２％以上であることが必要となる。
【００１１】このように、Ｏ3濃度を０.２〜１.５％の
範囲に設定することによって、実用レベルの成膜速度を
確保した上、成膜速度の下地依存性を抑制することがで
きる。したがって、下地材料が単一でない場合であって
も半導体基板上の凹凸を良好に埋め込むことができ、平
坦化を行うことができる。
範囲に設定することによって、実用レベルの成膜速度を
確保した上、成膜速度の下地依存性を抑制することがで
きる。したがって、下地材料が単一でない場合であって
も半導体基板上の凹凸を良好に埋め込むことができ、平
坦化を行うことができる。
【００１２】実際に、半導体基板上の凹凸を次のように
して平坦化する。
して平坦化する。
【００１３】図２(a)に示すように、半導体基板１上
にポリシリコンゲート３とポリシリコン配線またはポリ
サイド配線５による表面段差が形成されているものとす
る。２はゲート絶縁膜、４は層間絶縁膜である。
にポリシリコンゲート３とポリシリコン配線またはポリ
サイド配線５による表面段差が形成されているものとす
る。２はゲート絶縁膜、４は層間絶縁膜である。
【００１４】同図(b)に示すように、ＴＥＯＳ−Ｏ3系
常圧ＣＶＤ法により、Ｏ3濃度を例えば１.０％に設定し
た条件でシリコン酸化膜６を形成する。これにより、表
面モフォロジを悪くすることなく、シリコン酸化膜６の
表面に平坦形状を得ることができる。
常圧ＣＶＤ法により、Ｏ3濃度を例えば１.０％に設定し
た条件でシリコン酸化膜６を形成する。これにより、表
面モフォロジを悪くすることなく、シリコン酸化膜６の
表面に平坦形状を得ることができる。
【００１５】ここで、Ｏ3濃度を１.０％に設定すること
によって、形成されたシリコン酸化膜６は、従来(Ｏ3濃
度５％)に比して水分を多く含む状態となる。この結
果、表１に示すように、膜質がやや悪くなる。すなわ
ち、１％ＨＦ水溶液によるエッチング速度が２９０Å／
min.と従来(２２０Å／min.)に比して大きくなる。ま
た、リーク電流が１×１０-6Ａ／cm2と従来(２×１０-9
Ａ／cm2)に比して３桁程度大きくなる。
によって、形成されたシリコン酸化膜６は、従来(Ｏ3濃
度５％)に比して水分を多く含む状態となる。この結
果、表１に示すように、膜質がやや悪くなる。すなわ
ち、１％ＨＦ水溶液によるエッチング速度が２９０Å／
min.と従来(２２０Å／min.)に比して大きくなる。ま
た、リーク電流が１×１０-6Ａ／cm2と従来(２×１０-9
Ａ／cm2)に比して３桁程度大きくなる。
【００１６】そこで、上記シリコン酸化膜６に対して
温度７５０℃以上の熱処理(ここでは温度８００℃、１
０分間)を行って膜質を改善する。実際に、表１下欄に
示すように、膜質を改善する。この結果、１％ＨＦ水溶
液によるエッチング速度を１２０Å／min.、リーク電流
を２×１０-9Ａ／cm2に改善することができた。
温度７５０℃以上の熱処理(ここでは温度８００℃、１
０分間)を行って膜質を改善する。実際に、表１下欄に
示すように、膜質を改善する。この結果、１％ＨＦ水溶
液によるエッチング速度を１２０Å／min.、リーク電流
を２×１０-9Ａ／cm2に改善することができた。
【００１７】次に、同図(c)に示すように、ドライエ
ッチングにより、上記シリコン酸化膜６を全面エッチバ
ックする。これにより、半導体基板１上の凹凸をシリコ
ン酸化膜６で埋め込むことができ、平坦形状を得ること
ができる。
ッチングにより、上記シリコン酸化膜６を全面エッチバ
ックする。これにより、半導体基板１上の凹凸をシリコ
ン酸化膜６で埋め込むことができ、平坦形状を得ること
ができる。
【００１８】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
によりシリコン酸化膜を形成する場合に、オゾン濃度を
０.２％乃至１.５％にし、シリコン酸化膜の成長速度が
１０００Å／min以上で、且つ、下地によるシリコン酸
化膜の成長速度差が５０Å／min以下となるように設定
して、シリコン酸化膜を形成しているので、半導体基板
上に生じた２種類以上の異なる材料からなる凹凸を良好
に埋め込むことができ、平坦化を行うことができる。ま
た、形成したシリコン酸化膜に対して温度７５０℃以上
の熱処理を加えているので、膜質を従来条件(Ｏ3濃度５
％)のものと同等またはそれ以上に改善することができ
る。
導体装置の製造方法は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
によりシリコン酸化膜を形成する場合に、オゾン濃度を
０.２％乃至１.５％にし、シリコン酸化膜の成長速度が
１０００Å／min以上で、且つ、下地によるシリコン酸
化膜の成長速度差が５０Å／min以下となるように設定
して、シリコン酸化膜を形成しているので、半導体基板
上に生じた２種類以上の異なる材料からなる凹凸を良好
に埋め込むことができ、平坦化を行うことができる。ま
た、形成したシリコン酸化膜に対して温度７５０℃以上
の熱処理を加えているので、膜質を従来条件(Ｏ3濃度５
％)のものと同等またはそれ以上に改善することができ
る。
【００１９】また、上記シリコン酸化膜を形成した後、
このシリコン酸化膜をエッチバックすることによって、
半導体基板上をさらに平坦化することができる。
このシリコン酸化膜をエッチバックすることによって、
半導体基板上をさらに平坦化することができる。
【表１】
【図１】 ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によりシリコ
ン酸化膜を形成した場合のＯ3濃度と成膜速度との関係
を示す図である。
ン酸化膜を形成した場合のＯ3濃度と成膜速度との関係
を示す図である。
【図２】 この発明を適用して半導体基板上の凹凸を埋
め込んで平坦化する製造方法を説明する図である。
め込んで平坦化する製造方法を説明する図である。
【図３】 ＨＴＯ膜を用いて平坦化を行った例を示す図
である。
である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ポリシリコンゲート ４ 層間絶縁膜 ５ ポリシリコン配線またはポリサイド配線 ６ ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によるシリコン酸化
膜
膜
Claims (2)
- 【請求項１】 半導体基板上に生じた２種類以上の異な
る材料からなる凹凸を、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
により所定の成膜条件でシリコン酸化膜を形成して埋め
込むようにした半導体装置の製造方法において、 オゾン濃度を０.２％乃至１.５％にし、シリコン酸化膜
の成長速度が１０００Å／min以上で、且つ、下地によ
るシリコン酸化膜の成長速度差が５０Å／min以下とな
るように設定して、シリコン酸化膜を形成し、 続いて、上記シリコン酸化膜に対して温度７５０℃以上
の熱処理を加えることを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記シリコン酸化膜に対して上記熱処理
を加えた後、このシリコン酸化膜をエッチバックするこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259434A JP3004129B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259434A JP3004129B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112192A JPH06112192A (ja) | 1994-04-22 |
| JP3004129B2 true JP3004129B2 (ja) | 2000-01-31 |
Family
ID=17334038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259434A Expired - Lifetime JP3004129B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004129B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869406A (en) * | 1995-09-28 | 1999-02-09 | Mosel Vitelic, Inc. | Method for forming insulating layers between polysilicon layers |
| JPH09129840A (ja) * | 1995-10-18 | 1997-05-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 集積回路装置の形成加工法 |
| SG70035A1 (en) * | 1996-11-13 | 2000-01-25 | Applied Materials Inc | Systems and methods for high temperature processing of semiconductor wafers |
| US6114216A (en) * | 1996-11-13 | 2000-09-05 | Applied Materials, Inc. | Methods for shallow trench isolation |
| KR100297733B1 (ko) * | 1999-06-24 | 2001-09-22 | 윤종용 | 하부막질 의존성을 제거한 오존-ｔｅｏｓ 산화막 증착방법 및 다중 온도로 증착이 가능한 증착장치 |
| JP4746332B2 (ja) * | 2005-03-10 | 2011-08-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-09-29 JP JP4259434A patent/JP3004129B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電気化学および工業物理化学，Ｖｏｌ．５６，Ｎｏ．７（１９８８）ｐ．５２７−５３２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112192A (ja) | 1994-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4617087A (en) | Method for differential selective deposition of metal for fabricating metal contacts in integrated semiconductor circuits | |
| JP3414590B2 (ja) | 半導体装置の製造方法 | |
| US7109132B2 (en) | High density plasma chemical vapor deposition process | |
| JP3004129B2 (ja) | 半導体装置の製造方法 | |
| US6727160B1 (en) | Method of forming a shallow trench isolation structure | |
| JP2000068261A (ja) | 半導体装置の製造方法 | |
| JP3080809B2 (ja) | 半導体装置の製造方法 | |
| JPH09260366A (ja) | 半導体装置の製造方法 | |
| JPH05291415A (ja) | 半導体装置の製造方法 | |
| JP3401322B2 (ja) | 絶縁膜を有する半導体装置の製造方法 | |
| US6887767B2 (en) | Method for manufacturing semiconductor device | |
| JP2636715B2 (ja) | 半導体装置の製造方法 | |
| US6169026B1 (en) | Method for planarization of semiconductor device including pumping out dopants from planarization layer separately from flowing said layer | |
| JPH0684802A (ja) | 気相成長方法 | |
| JP3200858B2 (ja) | 半導体装置の製造方法 | |
| JPH07307382A (ja) | トレンチ素子分離構造およびその形成方法 | |
| JP2001085638A (ja) | ボトル型ディープトレンチの製造方法 | |
| KR100212014B1 (ko) | 반도체 소자의 비피에스지막 형성방법 | |
| JPH05206110A (ja) | 半導体装置およびその製造方法 | |
| JPH118233A (ja) | 半導体製造工程時の無機層の形成方法 | |
| JPH0714917A (ja) | 半導体装置の製造方法 | |
| JPH07288254A (ja) | 半導体装置およびその製造方法 | |
| JPH07153840A (ja) | 半導体装置およびその製造方法 | |
| JPH07130847A (ja) | 半導体装置およびその製造方法 | |
| JPH07183375A (ja) | 層間絶縁膜の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |