JP2010529650A - トランジスタアレイにおける閾値電圧のレイアウト感度の抑制方法 - Google Patents

トランジスタアレイにおける閾値電圧のレイアウト感度の抑制方法 Download PDF

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Abstract

集積回路レイアウトにおける閾値電圧の変動を平滑化する方法。前記方法は、前記レイアウトのトランジスタに結合する再結合表面を特定することにより始まる。当該再結合表面は、当該表面に隣接する格子間原子の再結合に作用するように処理され、それにより、前記レイアウトのトランジスタにおける閾値電圧の変動を最小化することができる。

Description

本発明は、集積回路装置、特に、トランジスタアレイにおけるレイアウト感度の抑制に関する。
シリコン、ゲルマニウム等の半導体材料が圧電効果（機械的応力によって誘発される電気抵抗の変化）を示すことは以前より知られている。例えば、参照することによって本願に援用される、Ｃ．Ｓ．Ｓｍｉｔｈ、“Ｐｉｅｚｏｒｅｓｉｓｔａｎｃｅ ｅｆｆｅｃｔ ｉｎ ｇｅｒｍａｎｉｕｍ ａｎｄ ｓｉｌｉｃｏｎ”、Ｐｈｙｓ．Ｒｅｖ．、ｖｏｌ．９４、ｐｐ．４２−４９（１９５４年）を参照のこと。トランジスタアレイにおいて、応力を変化させることによりキャリア移動度を変化させることが可能であるが、それによりアレイのトランジスタにおいて閾値電圧が変動することが分かっている。当該問題、及び、その解決方法は、本願と同一の譲受人に譲渡される、“Ａｎａｌｙｓｉｓ ｏｆ Ｓｔｒｅｓｓ Ｉｍｐａｃｔ ｏｎ Ｔｒａｎｓｉｓｔｏｒ Ｐｅｒｆｏｒｍａｎｃｅ”と題する米国特許出願１１／２９１，２９４に詳しく述べられている。
しかしながら、更なる研究により、応力を除いても閾値電圧が変動することが分かっており、このことは他の要因が働いていることを示唆している。観察される変動は到底無視できるレベルではなく、変動幅が２０ｍＶを上回ることも珍しくない。上記特許文献は、当該問題の潜在的原因については示唆しておらず、解決方法も提示していない。そこで、本願の発明者は、このような変動の原因の発見、及び、その解決方法を考案することとなった。以下でその全てを説明する。
本発明の一態様は、集積回路における閾値電圧の変動を平滑化する方法である。前記方法は、ＭＯＳＦＥＴアレイのトランジスタに結合する再結合表面を特定することから始まる。こうした再結合表面は、当該表面に隣接する格子間原子の再結合に作用するように処理される。そのため、アレイ内のトランジスタの閾値電圧の変動を最小限に抑えることができる。
本発明に従って構成された単一のトランジスタの一実施形態を示す図。 本発明に従って構成されたトランジスタアレイの一実施形態を示す図。 チャネルからＳＴＩ界面まで（分離されたトランジスタの場合）、或いは、隣接するトランジスタまで（ネスティングされたトランジスタの場合）の距離の関数として、閾値電圧とドレイン電流を示したグラフ。 格子損傷を修復するアニール処理時の格子間イオンの再結合を示す図。 図３に示す再結合過程を、本発明に係る促進領域と抑制領域を加えて示した図。 各トランジスタにおけるイオン濃度パターンに反映される、本発明によって実現される結果を示す図であり、格子間再結合率がチャネル／ゲート酸化物界面において高く、シリコン／ＳＴＩ界面において低いことを示す図。 本発明に係る方法の工程を示すフローチャート。
以下、図面に基づいて詳細な説明を行う。好ましい実施形態は、本発明を説明するために記述されるのであり、請求項によって定義される本発明の範囲を限定するために記述されるのではない。当業者には、以下の記述に関して様々な同等の変形例が認識される。
本発明は、まず初めに、図１ａに示されるＭＯＳトランジスタ１０を考慮することにより理解される。図１ａは、平面図（上部分）、及び、線Ａ−Ａに沿った断面図（下部分）を示している。ここで、拡散領域１２は、拡散領域に形成されたソース領域１６とドレイン領域１８を備え、これらの領域の間隙の上にはゲート１４が重なっている。ゲート１４の下の領域は、チャネル２０である。ゲート１４の両側にはスペーサ２２がある（平面図では図示せず）。これらの構成要素とＭＯＳ素子全体に関する材料及び製造技術は当該技術分野において公知であり、したがってここでは詳細には述べない。アレイは部分空乏型シリコン・オン・インシュレータ（ＰＤＳＯＩ ＭＯＳＦＥＴ）基板に形成されると予想されるが、本出願の教示はバルク構造にも同様に適用することができる。各図面はバルクＭＯＳＦＥＴ素子を示している。更に、ＭＯＳＦＥＴチャネルにドープしてＭＯＳＦＥＴのオン・オフを決定する閾値電圧の調節を行うことも当該技術分野では公知である。典型的なＭＯＳＦＥＴ素子のチャネルに注入されるドーパントには、ボロン等の種がある。図１ａに示されている実施形態は、一般的に使用されているイオン注入法を用いた場合を示している。拡散領域の結晶格子中の結果として得られるＢ原子の濃度は、濃度プロットによって表される。この濃度プロットは、内側の高濃度区域と外側の最小濃度パターンを示している。一般に知られているように、ドーパントの濃度は、通常はチャネルの中に突出しているチャネル表面付近の高濃度区域２３から、選択された最小濃度レベル２４にかけて減少する。濃度レベル２３及び２４は、チャネル内のドーパント濃度が等しい地点を結んだ線であり、規則的で滑らかな曲線を描く最大濃度領域から、不規則な形の最小濃度プロット２４までをグレーディングしている。図示されていないが、当業者には、濃度が線２３の最大値から線２４の最小値までグレーディングされていると理解される。後述のトランジスタアレイは、複数の個々のトランジスタからなり、構成は上に述べた通りである。以下に述べる議論の焦点を明確化するため、及び、明瞭化のためにここでは関連する詳細事項は省略する。
図１ｂは、３つのトランジスタ１１０、１１２、１１４から成るアレイ１００を示している。上述の通り、このアレイは平面図及び断面図で示されており、各トランジスタは、上記の説明の通りに構成されている。一般に見られるように、トランジスタアレイは、比較的大きな拡散領域１０２が複数形成されているチップ上に形成されている。これらの領域には、イオン注入法等の従来のプロセスによって適切なドーパントが注入され、多数のソース領域１０４及びドレイン領域１０６が夫々形成されている。最後に、ゲート材料１０８が細長く上に重なっている。各トランジスタは、クロスカップリングを避けるため、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２２等の酸化物絶縁体材料から成る領域によって分離されている。その名称が示すように、ＳＴＩには適切な絶縁体ならば何でも用いることができるが、オルトケイ酸テトラエチル（ＴＥＯＳ）が望ましい。集積回路の性質によって、個々のトランジスタは、一部はトランジスタ１１４のように個々に分離され、残りはトランジスタ１１０及び１１２のように２以上のトランジスタのグループにネスティングされる（組み入れられる）。
驚くべきことに、応力によって誘発される閾値電圧の変動を除いた後でさえ、トランジスタアレイ内には大量の変動が残存することが判明した。図１ｂに反映されているように、典型的なアレイで測定したところ、３３４ｍＶから３５６ｍＶのＶｔ変動が、２２ｍＶの変動幅で観察された。初期の調査では、この変動の原因について直ちに解明はされなかったが、変動が主にトランジスタ１１４等の個々の分離したトランジスタと、トランジスタ１１０及び１１２等のネスティングされたグループのトランジスタとの間で生じていることが分かった。
トランジスタ１１０及び１１２の各チャネルのある１点と、トランジスタ１１４の同様の点との違いは、当該点から周囲を囲む２つのＳＴＩ壁までの距離である。更に調査を行った結果、図２に示されるデータが得られた。図２では、チャネルから周囲を囲むＳＴＩ壁まで（トランジスタ１１４のような分離したＭＯＳＦＥＴの場合）、及び、チャネルから隣接するＭＯＳＦＥＴまで（トランジスタ１１０及び１１２のようなネスティングされた素子の場合）の距離（ｎｍ）の関数として、Ｖｔ及びＩｄを示している。図示されているように、現在の製造技術における１００〜２００ｎｍという距離ではかなりの変動があるが、距離が増えるに従って当該変動は着実に減少し、距離が約５００ｎｍになると無視できるレベルとなる。
格子レベルで起こっていることに対する手掛かりは、図１ｂを再び参照することによって得られる。図１ｂの下部分には、チャネルに注入されたドーパントの濃度のプロット１１０ａ、１１２ａ、１１４ａが示されている。上述したように、閾値電圧を調節するために、ボロン等のドーパントをチャネル１２８に注入する。この作業は一般的にイオン注入法によって行われる。トランジスタ１１０、１１２、１１４に対する注入は完全に同じように行われるが、図１ｂにおいて興味深い結果が観察される。すなわち、プロファイルの形状によって示されているように、ドーパント濃度が近い方のＳＴＩ壁に向かって歪んでいるのである。プロファイル１１０ａではドーパント濃度が図面の左に向かって傾いており、プロファイル１１２ａではドーパント濃度が反対の右側に傾いている。これとは対照的に、分離したトランジスタ１１４は対称的な濃度パターン１１４ａを示しており、どちらの方向にも傾いていない。
こうした結果を基に、当該問題は結晶格子における損傷領域の再結合に関係していると仮定できる。図３に示すように、また、上述したように、ドーパント（ボロン、リン、ヒ素等）を通常はイオン注入によってソース領域とドレイン領域に注入し、当該領域に導電性の高い層を生成する。注入工程では、対象となる結晶格子に損傷領域１３０が形成される。損傷領域１３０では、新たに注入されたイオンによって結晶格子のイオンサイトを先に占めていたイオン（通常はＳｉイオン）が置換されるが、置換されたイオンは格子間イオンとして格子内に残存する。更に、この置換された格子間イオンは、拡散工程を経て、結晶構造とＳＴＩ１２２の界面、或いは、シリコンチャネルとゲートスタック１２３の界面等の結晶構造の表面に向かって移動する傾向があり、チャネル表面において、表面領域を特徴付ける自由Ｓｉ格子サイトに再結合することが知られている。この現象は、熱アニール処理中に上昇した温度条件下で生じる。図３のイオン経路は矢印１３２で示されている。図から分かるように、個々のイオンが表面に到達し、そこで再結合するために移動しなければならない距離は夫々異なる。これにより、表面に近いイオンは早く再結合することができるということになる。注入によって置換された格子間イオンは、シリコン表面で再結合する前に移動して、ボロン、リン、ヒ素等のドーパントの拡散性を高める。この現象は、過渡的増速拡散（ＴＥＤ：Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）として知られている。チャネルでドーパントが受けるＴＥＤの量によって、チャネル表面付近のドーパント濃度が決定され、それにより閾値電圧も決定される。したがって、異なるシリコン表面での格子間イオンの再結合は、隣接するＭＯＳＦＥＴの閾値電圧に影響を与える。
再び図１ｂに戻ると、トランジスタ１１４のチャネルにおける格子間イオンの再結合パターンは、ＳＴＩ壁までの距離が当該トランジスタの左右で同じである時には、左右対称となることが予想される。一方、トランジスタ１１０と１１２は、この発見を適用すると、ＳＴＩ壁に向かって歪んだ濃度パターンとなると予想され、実際、結果もまさにその通りとなった。
図４は、図３のトランジスタ構造に見られる変動の問題に対して、解決方法を示している。結晶構造とＳＴＩの界面に、置換されたシリコンイオンの再結合を抑制する材料１４０の層を追加している。この役割を果たす特性を持つ材料として幾つか知られているものがある。とりわけ、ＮやＦといった種を含む酸化物層は、格子間イオンの再結合を抑制する傾向がある。こうした元素は、トランジスタのＳＴＩ壁に隣接する側とＳＴＩ壁から離れた側とでＴＥＤ効果を均一化するという特定の用途には、正確な量が必要となる。一実施形態では、ＳｉＯ２にＮを追加して生成された酸窒化物を用いる。また、ＳＴＩのＴＥＯＳの代わりに窒化物を用いることができる。或いは、ＳＴＩを堆積する前に層１４０を生成して窒化物ライナを形成してもよい。どちらの例においても、窒化物が格子間イオンの再結合を抑制する。
ＳＴＩ界面における再結合の抑制に加えて、或いは、再結合を抑制する代わりに、ゲート界面において再結合を促進することができる。十分に促進できれば、ＳＴＩでの抑制と同等の効果が得られる。本発明の一実施形態では、酸化ハフニウム（ＨｆＯ２）等の高誘電率（ｈｉｇｈ−ｋ）材料を含む材料を用いる。
最後に、ヒ素やアンチモン等の、格子間イオンによって引き起こされるＴＥＤ効果に対して感度が低いドーパントを選択することが可能である。こうした種は、主に、格子間イオンではなく格子空孔と作用することによりＳｉで拡散する。したがって、これらの種はＴＥＤに対して感度が低い。ということはつまり、閾値電圧のレイアウト変動に対する感度が低いということになる。当業者によって知られているように、イオン注入では過剰な格子間イオンは生成されるが、過剰な空孔は生成されない。したがって、空孔の数はアニール処理の温度で決定される。
図５は、格子間イオンの再結合を均衡化した結果を示している。格子間イオンの再結合率は、チャネル／ゲート酸化物の界面では高く、シリコン／ＳＴＩ界面では低くなっている。図から分かるように、イオン濃度プロファイル１１０ａ、１１２ａ、１１４ａは全て対称的であり、互いによく似ている。本発明の基本となる前提を確認すると、３つのトランジスタで測定されるＶｔが、均衡化する前は２２ｍＶ変動していたのが、１ｍＶしか変動していないことが分かる。
本発明を実施するための工程１７０を図６に示す。図示されているように、工程１７０には基本的なステップが２つある。まず、ステップ１７２において、ＭＯＳＦＥＴアレイを解析し、更に処理が必要な個々のトランジスタを選択する。次に、ステップ１７４において、再結合率を均衡化する処理を行う。これらの各ステップは詳細な検討が必要である。
解析及び選択ステップでは、どのトランジスタが不均衡を示す可能性があるかを判断する必要がある。本発明の基礎となる発見は、ネスティングされた構成において不均衡を示す可能性のあるトランジスタ、すなわち、一方側には他のトランジスタが隣接し、他方側にはＳＴＩが隣接するトランジスタを正確に選択できるということである。当該構成には、処理が必要であることが分かっている。幸い、当該構成は、トランジスタアレイにおいて容易に特定できるため、多くの自動化設計プログラムの何れかを用いて、システムレイアウトから容易に当該選択を実行できる。一実施形態では、ＭＯＳＦＥＴアレイ全体に対して抑制処理と促進処理の両方を包括的に行うことが望ましい。別実施形態では、上記処理のうち一つのみを行う、すなわち、ゲート表面における再結合の促進か、Ｓｉ／ＳＴＩ界面における再結合の抑制か、何れかを行い、両方は行わない。更なる別実施形態では、解析ツールを用いて、促進又は抑制、或いは、その両方が最も有益となる、特定の対象素子又は何組かの素子を特定する。
ステップ１７４では、再結合率の再均衡化を図るために上述の工程の内の１つを行う必要がある。例えば、一実施形態では、ＳＴＩのＴＥＯＳ材料を窒化物で置き換える。或いは、別実施形態では、第１の酸化物を堆積させる前に窒化物層をＳＴＩトレンチに堆積させる。他の実施形態では、均衡化工程をゲート界面での再結合を促進することにより実現する。その一方法としては、酸化物層の誘電率を増加させる（ｋを増加させる）方法がある。誘電率は、ゲート酸化物にＳｉＯ２の代わりに酸窒化物を用いて、中誘電率（ｍｅｄｉｕｍ−ｋ）材料を生成することにより増加させることができる。生成されたｍｅｄｉｕｍ−ｋ材料によって再結合が促進される。別実施形態では、最初にＳｉＯ２を、続いて、ＨｆＯ２等の高誘電率（ｈｉｇｈ−ｋ）材料から成る層を堆積又は成長させる。どちらの場合も、再結合を抑制する傾向のある窒素ベースの材料の使用は望ましくない。
更なる別実施形態では、ゲート界面での再結合の促進と、ＳＴＩ界面での抑制を組み合わせて行う。
本発明は上記で詳細に述べた好ましい実施形態及び実施例を参照することによって開示されるが、これらの例は本発明を限定するためではなく、説明するために示されていると理解される。当業者は、本発明の精神、及び、以下の特許請求の範囲を逸脱しない限り、変形及び組合せを容易に行うことができる。

Claims (27)

  1. 集積回路における閾値電圧の変動を平滑化する方法であって、
    ＭＯＳＦＥＴアレイの複数のトランジスタに結合する再結合表面を特定する工程と、
    前記ＭＯＳＦＥＴアレイの前記複数のトランジスタにおける閾値電圧の変動が最小化されるように、当該表面に隣接する格子間原子の再結合に作用するように前記再結合表面を処理する工程と、を備え、
    前記ＭＯＳＦＥＴアレイの前記複数のトランジスタにおける閾値電圧の変動が最小化されることを特徴とする閾値電圧の平滑化方法。
  2. 前記処理工程が、当該表面に隣接する格子間原子の再結合を促進するために、特定された表面に隣接するゲート電極を処理する工程を備えることを特徴とする請求項１に記載の平滑化方法。
  3. 前記処理工程が、当該表面に隣接する格子間原子の再結合を抑制するために、Ｓｉ／ＳＴＩ界面を処理する工程を備えることを特徴とする請求項１に記載の平滑化方法。
  4. 前記処理工程が、
    当該表面に隣接する格子間原子の再結合を抑制するために、Ｓｉ／ＳＴＩ界面を処理する工程と、
    当該表面に隣接する格子間原子の再結合を促進するために、特定された表面に隣接するゲート電極を処理する工程と、を備えることを特徴とする請求項１に記載の平滑化方法。
  5. 前記処理工程が、当該表面に隣接する格子間原子の再結合を促進するために、ゲート材料に高誘電率（ｈｉｇｈ−ｋ）材料を導入することにより、特定された表面に隣接する前記ゲート電極を処理する工程を備えることを特徴とする請求項２に記載の平滑化方法。
  6. 前記処理工程が、当該表面に隣接する格子間原子の再結合を促進するために、中誘電率（ｍｅｄｉｕｍ−ｋ）の酸化物層を生成することにより、特定された表面に隣接する前記ゲート電極を処理する工程を備えることを特徴とする請求項２に記載の平滑化方法。
  7. 前記処理工程が、当該表面に隣接する格子間原子の再結合を抑制するために、前記Ｓｉ／ＳＴＩ界面の隣接部にＮ又はＦ原子を導入することにより、前記Ｓｉ／ＳＴＩ界面を処理する工程を備えることを特徴とする請求項３に記載の平滑化方法。
  8. 前記処理工程が、当該界面に隣接する格子間原子の再結合を抑制するために、ＳＴＩに酸窒化物材料を用いることにより、前記Ｓｉ／ＳＴＩ界面を処理する工程を備えることを特徴とする請求項３に記載の平滑化方法。
  9. 前記処理工程が、当該界面に隣接する格子間原子の再結合を抑制するために、前記Ｓｉ／ＳＴＩ界面に隣接する窒化物ライナを有するＳＴＩを形成することにより、前記Ｓｉ／ＳＴＩ界面を処理する工程を備えることを特徴とする請求項３に記載の平滑化方法。
  10. トランジスタ間の閾値電圧の変動を平滑化するように構成されたＭＯＳＦＥＴアレイであって、
    基板内にシリコンから成る拡散領域と、
    前記拡散領域の一部の上層にあり、トランジスタを規定するゲート材料と、
    絶縁材料から成り、前記拡散領域を分離するシャロー・トレンチ・アイソレーション（ＳＴＩ）領域と、を備え、
    前記アレイの前記トランジスタに結合する再結合表面は、当該表面に隣接する格子間原子の再結合に作用するように処理されており、
    前記アレイの前記トランジスタにおける閾値電圧の変動が最小化されていることを特徴とするＭＯＳＦＥＴアレイ。
  11. 選択されたゲート電極が、当該表面に隣接する格子間原子の再結合を促進するために、特定された表面に隣接して処理されていることを特徴とする請求項１０に記載のＭＯＳＦＥＴアレイ。
  12. 選択されたＳｉ／ＳＴＩ界面が、当該表面に隣接する格子間原子の再結合を抑制するために処理されていることを特徴とする請求項１０に記載のＭＯＳＦＥＴアレイ。
  13. 選択されたＳｉ／ＳＴＩ界面が、当該表面に隣接する格子間原子の再結合を抑制するために処理されており、
    選択されたゲート電極が、当該表面に隣接する格子間原子の再結合を促進するために、特定された表面に隣接して処理されていることを特徴とする請求項１０に記載のＭＯＳＦＥＴアレイ。
  14. 前記選択されたゲート電極が、当該表面に隣接する格子間原子の再結合を促進するために、ゲート材料に高誘電率（ｈｉｇｈ−ｋ）材料を導入することにより、特定された表面に隣接して処理されていることを特徴とする請求項１１に記載のＭＯＳＦＥＴアレイ。
  15. 前記高誘電率（ｈｉｇｈ−ｋ）材料が、酸化ハフニウム（ＨｆＯ２）であることを特徴とする請求項１４に記載のＭＯＳＦＥＴアレイ。
  16. 前記選択されたＳｉ／ＳＴＩ界面が、当該表面に隣接する格子間原子の再結合を抑制するために、前記Ｓｉ／ＳＴＩ界面の隣接部にＮ又はＦ原子を導入することにより処理されていることを特徴とする請求項１２に記載のＭＯＳＦＥＴアレイ。
  17. 前記選択されたＳｉ／ＳＴＩ界面が、当該界面に隣接する格子間原子の再結合を抑制するために、ＳＴＩに酸窒化物材料を用いることにより処理されていることを特徴とする請求項１２に記載のＭＯＳＦＥＴアレイ。
  18. 前記選択されたＳｉ／ＳＴＩ界面が、当該界面に隣接する格子間原子の再結合を抑制するために、前記Ｓｉ／ＳＴＩ界面に隣接する窒化物ライナを有するＳＴＩを形成することにより処理されていることを特徴とする請求項１２に記載のＭＯＳＦＥＴアレイ。
  19. 閾値電圧の変動を平滑化するように構成されたＭＯＳＦＥＴトランジスタであって、
    シリコン拡散領域に形成されたソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域の間にあり、上層にゲート材料を有するチャネル領域と、
    絶縁材料から成り、前記拡散領域に隣接し、前記拡散領域を隣接する拡散領域と分離するシャロー・トレンチ・アイソレーション（ＳＴＩ）と、を備え、
    レイアウト内のトランジスタに結合する再結合表面が、当該表面に隣接する格子間原子の再結合に作用するように処理されており、
    前記トランジスタの前記閾値電圧が調節されていることを特徴とするＭＯＳＦＥＴトランジスタ。
  20. 前記ゲート材料が、当該表面に隣接する格子間原子の再結合を促進するために、特定された表面に隣接して処理されていることを特徴とする請求項１９に記載のＭＯＳＦＥＴトランジスタ。
  21. Ｓｉ／ＳＴＩ界面が、当該表面に隣接する格子間原子の再結合を抑制するために処理されていることを特徴とする請求項１９に記載のＭＯＳＦＥＴトランジスタ。
  22. Ｓｉ／ＳＴＩ界面が、当該表面に隣接する格子間原子の再結合を抑制するために処理されており、
    前記ゲート材料が、当該表面に隣接する格子間原子の再結合を促進するために、前記チャネル表面に隣接して処理されていることを特徴とする請求項１９に記載のＭＯＳＦＥＴトランジスタ。
  23. ゲート電極が、当該表面に隣接する格子間原子の再結合を促進するために、高誘電率（ｈｉｇｈ−ｋ）材料を導入することにより、前記チャネル表面に隣接して処理されていることを特徴とする請求項２０に記載のＭＯＳＦＥＴトランジスタ。
  24. 前記高誘電率（ｈｉｇｈ−ｋ）材料が、酸化ハフニウム（ＨｆＯ２）であることを特徴とする請求項２３に記載のＭＯＳＦＥＴトランジスタ。
  25. Ｓｉ／ＳＴＩ材料が、当該表面に隣接する格子間原子の再結合を抑制するために、Ｓｉ／ＳＴＩ界面の隣接部にＮ又はＦ原子を備えることを特徴とする請求項１９に記載のＭＯＳＦＥＴトランジスタ。
  26. Ｓｉ／ＳＴＩが、当該表面に隣接する格子間原子の再結合を抑制するために、ＳＴＩに酸窒化物材料を備えることを特徴とする請求項１９に記載のＭＯＳＦＥＴトランジスタ。
  27. 少なくとも１つのＳｉ／ＳＴＩ界面が、当該界面に隣接する格子間原子の再結合を抑制するために、前記Ｓｉ／ＳＴＩ界面に隣接する窒化物ライナを備えることを特徴とする請求項１２に記載のＭＯＳＦＥＴトランジスタ。
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