KR20110025077A - 비대칭 소스 및 드레인 스트레서 영역들 - Google Patents

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KR20110025077A
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trenches
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제프리 보우만 존슨
비오렐 온탈루스
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명의 방법은 적어도 하나의 반도체 채널 영역을 포함하는 기판, 상기 반도체 채널 영역 위의 상기 기판의 상부 표면 상의 게이트 유전체, 게이트 유전체 위의 게이트 도전체를 포함하는 구조를 형성한다. 비대칭 측벽 스페이서들은 게이트 도전체의 측벽들 상에 위치하며 비대칭 소스 및 드레인 영역들은 반도체 채널 영역에 인접하는 기판 내에 위치한다. 하나의 소스/드레인 영역은 다른 하나의 소스/드레인 영역에 비해서 게이트 도전체의 중앙 지점에 더 가깝게 위치한다. 소스 및 드레인 영역들은 반도체 채널 영역에 물리적 스트레스를 유도하는 재료를 포함한다.

Description

비대칭 소스 및 드레인 스트레서 영역들{ASYMMETRIC SOURCE AND DRAIN STRESSOR REGIONS}
본 명세서의 실시예들은 일반적으로 집적회로 구조에 관한 것으로서, 더 구체적으로는 트랜지스터의 소스 및 드레인 영역 내에 비대칭 스트레싱 구조(asymmetric stressing structures)를 포함하는 트랜지스터 구조에 관한 것이다.
트랜지스터를 비대칭적으로 형성함으로써 최근에 집적회로 트랜지스터에 있어서 많은 진일보한 결과를 달성하였다. 예를 들어, 최근 2개의 미국 공개 특허 공보 제2009/0020830호의 비대칭 전계 효과 트랜지스터 구조 및 방법과 제2008/0290432호의 비대칭 전계 효과 트랜지스터들(FETs)(두 참조 문헌은 모두 참조를 위해 본 명세서에 포함됨)은 비대칭 트랜지스터의 설계에 대한 다양한 장점을 개시하고 있다. 비대칭 트랜지스터들을 이용하면, 예를 들어 최적의 성능을 제공할 수 있도록(예를 들어, 최소한의 회로 지연(circuit delay)을 갖는 개선된 구동 전류를 제공하기 위해) 소스 영역에서의 직렬 저항과 게이트와 드레인간의 캐패시턴스(gate to drain capacitance)가 감소된다. 구체적으로, 소스 및 드레인 영역들의 상이한 높이 및/또는 소스와 드레인 영역과 게이트 사이의 상이한 거리는 소스 영역에서의 직렬 저항을 최소화하고(예를 들어, 직렬 저항이 사전 결정된 저항값 미만이 되는 것을 보장) 동시에 게이트와 드레인간의 캐패시턴스를 최소화하기 위해(예를 들어, 게이트와 드레인간의 캐패시턴스가 사전 결정된 캐패시턴스값 미만이 되는 것을 동시에 보장하기 위해) 조정될 수 있다.
이하에 개시된 실시예들은 비대칭 트랜지스터의 추가적인 장점을 제공할 수 있는 상이한 방법과 구조들을 제공한다.
집적회로 트랜지스터에 있어서 트랜지스터를 비대칭적으로 형성하는 방법을 제공함으로써 종래 기술의 문제점을 해결한다.
본 발명의 하나의 방법 실시예는 기판의 상부 표면 아래에 얕은 트렌치 분리 영역들(shallow trench isolation regions)과 경계를 이루는 적어도 하나의 반도체 채널 영역을 형성하기 위해 상기 기판에 불순물들을 피착시키는 단계를 포함한다. 상기 방법은 상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 게이트 유전체를 형성하는 단계와 상기 반도체 채널 영역 위의 상기 게이트 유전체 상에 있는 게이트 도전체를 패터닝하는(patterning) 단계를 포함한다. 상기 게이트 도전체는 측벽들을 포함한다.
상기 방법은 상기 게이트 도전체의 상기 측벽들 상에 있는 비대칭 측벽 스페이서들(asymmetric sidewall spacers)을 형성하는 단계를 포함한다. 비대칭 측벽 스페이서들을 형성하기 위한 한가지 방법은 일반적인 측벽 스페이서들을 형성한 후에, 상기 게이트 도전체의 제2 측벽 상의 제2 측벽 스페이서에 비해 상기 게이트 도전체의 제1 측벽 상의 제1 측벽 스페이서에 상대적으로 상이한 양의 임플란트 재료를 주입하는 경사 임플란트(angled implant)를 측벽 스페이서들에 수행하는 것이다. 상기 방법은 상기 측벽 스페이서들을 에칭한다. 제2 측벽 스페이서에 비해 상대적으로 상이한 양의 임플란트 재료가 포함된 제1 측벽 스페이서로 인해 제1 측벽 스페이서가 제2 측벽 스페이서에 비해 상대적으로 상이한 속도로 에칭되게 유발하며, 측벽 스페이서들은 비대칭 측벽 스페이서들로 형성되게 된다.
상기 언급된 내용은 구체적인 실시예에 대해서 설명하는 반면, 해당 기술 분야의 당업자는 비대칭 측벽 스페이서들을 만드는 임의의 방법에도 적용될 수 있다는 것을 이해할 수 있다. 본 명세서에서는 한 측부의 측벽이 더 빠른 에칭 속도로 에칭되는 측벽을 생성하기 위한 방법과 더 느린 속도로 에칭되게 하기 위해 다른 한 측부의 재료를 강화하기 위한 방법을 개시하고 있는데 이로 인해 차동 스페이서 포스트 에칭(differential spacer post etching)을 달성할 수 있다. 한 측부를 강화시키는 것은 예를 들어 한 측부를 UV(자외선) 치료(cure)에 노출시거나 또는 특정 도펀트들을 추가함으로 달성할 수 있다.
상기 방법은 상기 반도체 채널 영역 내에 비대칭 트렌치들을 형성하기 위해(상기 게이트 도전체에 비해서 상대적으로 비대칭) 상기 비대칭 측벽 스페이서들을 정렬 가이드로서 이용하여 상기 반도체 채널 영역 내의 트렌치들을 패터닝하는 단계를 포함한다. 상기 트렌치들에 대한 패터닝하는 단계는 상기 트렌치들이 상이한 크기를 갖도록 형성할 수 있다. 그 결과로 생성되는 트렌치들은 비대칭이다. 또한 하나의 트렌치는 상기 다른 트렌치에 비해서 상대적으로 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치한다.
상기 방법은 상기 비대칭 트렌치들 내의 소스 및 드레인 영역들을 에피택셜하게 성장시키는 단계를 포함한다. 상기 소스 및 드레인 영역들을 에피택셜하게 성장시키는 것은 상기 소스 및 드레인 영역들이 상이한 크기를 갖도록 형성시킨다. 하나의 소스/드레인 영역은 상기 다른 소스/드레인 영역에 비해서 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치한다. 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스(예를 들어, 압축 스트레스(compressive stress) 또는 인장 스트레스(tensile stress)를 반도체 채널 영역에 가함)를 유도하는 재료(예를 들어, 실리콘 탄소(silicon carbon), 실리콘 게르마늄 등)를 포함한다. 소스 및 드레인 영역들은 장치가 적절하게 기능하기 위해 요구되는 도핑 수준을 갖는다.
이 프로세스는 적어도 하나의 반도체 채널 영역을 포함하는 기판, 상기 반도체 채널 영역 위의 상기 기판의 상부 표면 상에 있는 게이트 유전체, 및 상기 게이트 유전체 위에 있는 게이트 도전체를 포함하는 구조를 형성한다. 비대칭 측벽 스페이서들은 상기 게이트 도전체의 상기 측벽들에 위치하며 비대칭 소스 및 드레인 영역들은 상기 반도체 채널 영역에 인접하는 상기 기판 내에 위치한다. 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역 내의 비대칭 트렌치들을 내에 위치하며 상이한 크기를 가질 수 있다. 하나의 소스/드레인 영역은 상기 다른 소스/드레인 영역에 비해 상대적으로 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치할 수 있다.
상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스(예를 들어, 압축 스트레스 또는 인장 스트레스)를 유도하는 재료(예를 들어, 실리콘 탄소, 실리콘 게르마늄 등)를 포함한다. 얕은 트렌치 분리 영역들은 상기 비대칭 소스 및 드레인 영역들에 인접하게 위치한다. 본원에서 설명된 방법은 소스/드레인 영역들에 대한 비대칭 도핑을 형성한다는 것도 이해해야 한다.
본 발명의 다른 방법의 실시예는 유사하게, 기판의 상부 표면 아래에 얕은 트렌치 분리 영역들과 경계를 이루는 적어도 하나의 반도체 채널 영역을 형성하기 위해 상기 기판에 불순물들을 피착시키는 단계, 상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 게이트 유전체를 형성하는 단계; 상기 반도체 채널 영역 위의 상기 게이트 유전체 상에 있는 게이트 도전체를 패터닝하는 단계를 포함한다.
그러나 비대칭 측벽 스페이서들을 형성하는 대신에, 이 실시예는 상기 게이트 도전체 또는 게이트 컨덕터 스페이서 측벽들을 정렬 가이드로서 이용하여 반도체 채널 영역 내에 트렌치들을 패터닝한다. 상기 트렌치들은 상기 얕은 트렌치 분리 영역들에 인접하는 외부 트렌치 측벽들을 포함한다. 그 다음에 이 실시예는 상기 트렌치의 한 측부 상의 에칭 속성들 또는 RIE(reactive ion etching)를 변화시킴으로써 비대칭 트렌치를 형성하는 결과를 낳는 작업들을 수행한다. 일 실시예에서, 상기 게이트 도전체의 제1 측부 상의 제1 내부 트렌치 측벽에, 상기 게이트 도전체의 제2 측부 상의 제2 내부 트렌치 측벽(상기 게이트 도전체의 상기 제1 측부에 대향함)에 비해 상대적으로 상이한 양의 임플란트 재료를 주입하는 경사 임플란트를 수행한다.
상기 언급된 내용은 구체적인 실시예에 대해서 설명하는 반면, 해당 기술 분야의 당업자는 상기 트렌치 내에 비대칭 측벽 스페이서들을 만드는 임의의 방법에도 적용될 수 있다는 것을 이해할 수 있다. 본 명세서에서는 한 측부의 측벽이 더 빠른 에칭 속도로 에칭되는 측벽을 생성하기 위한 방법과 더 느린 속도로 에칭되게 하기 위해 다른 한 측부의 재료를 강화하기 위한 방법을 개시하고 있는데 이로 인해 비대칭 트렌치 포스트 에칭(asymmetric trench post etching)을 달성할 수 있다. 한 측부를 강화시키는 것은 예를 들어 한 측부를 UV(자외선) 치료에 노출시키거나 또는 특정 도펀트들을 추가함으로써 달성할 수 있다.
상기 방법은 그 다음에 상기 제2 내부 트렌치 측벽에 비해 상대적으로 상이한 속도로 상기 제1 내부 트렌치 측벽으로부터 재료를 제거하는 재료 제거 프로세스(예를 들어, 암모니아 에칭 등)를 수행한다. 이 상이한 에칭 속도는 상기 제1 내부 트렌치 측벽에 상기 제2 내부 트렌치 측벽에 비해 상대적으로 상이한 양의 임플란트 재료가 주입되어 있기 때문이다. 하나의 트렌치는 다른 트렌치에 비해서 상기 게이트 도전체의 중앙 지점에 상대적으로 가깝게 위치한다. 따라서, 상기 트렌치들은 상기 게이트 도전체에 대해 비대칭인 트렌치들을 포함한다.
이전의 실시예와 유사하게, 이 실시예 또한 상기 비대칭 트렌치들 내에 소스 및 드레인 영역들을 에피택셜하게 성장시킨다. 따라서, 하나의 소스/드레인 영역은 상기 다른 소스/드레인 영역에 비해서 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치한다. 이 실시예에서도 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스(예를 들어, 압축 스트레스 또는 인장 스트레스)를 유도하는 재료(예를 들어, 실리콘 탄소, 실리콘 게르마늄 등)를 포함한다.
이 방법 실시예는 유사하게, 적어도 하나의 반도체 채널 영역을 포함하는 기판, 상기 반도체 채널 영역 위의 상기 기판의 상부 표면 상에 있는 게이트 유전체, 및 상기 게이트 유전체 위에 있는 게이트 도전체를 포함하는 구조를 형성한다. 그러나 이 실시예는 이전에 논의한 비대칭 측벽 스페이서들을 포함하지 않지만 상기 반도체 채널 영역에 인접하는 상기 기판 내에 비대칭 소스 및 드레인 영역들은 보유한다. 이러한 소스 및 드레인 영역들은 상기 반도체 채널 영역 내의 비대칭 트렌치들 내에 위치하며 상기 소스 및 드레인 영역들은 이 실시예에서 동일한 크기를 갖는다. 하나의 소스/드레인 영역은 다른 소스/드레인 영역에 비해 상대적으로 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치한다. 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스를 유도하는 에피택셜 재료를 포함한다. 더 나아가, 얕은 트렌치 분리 영역들은 비대칭 소스 및 드레인 영역들에 인접하여 위치한다. 소스/드레인은 트랜지스터 종류에 따라 도핑되는데 NFET에 대해서는 N-type, PFET에 대해서는 P-type이 도핑된다.
본 발명의 또 다른 방법 실시예에서는 유사하게, 기판의 상부 표면 아래에 얕은 트렌치 분리 영역들과 경계를 이루는 적어도 하나의 반도체 채널 영역을 형성하기 위해 상기 기판에 불순물들을 피착시키는 단계, 상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 게이트 유전체를 형성하는 단계; 상기 반도체 채널 영역 위의 상기 게이트 유전체 상에 있는 게이트 도전체를 패터닝하는 단계를 포함한다. 그러나 비대칭 측벽 스페이서들을 형성하는 대신에, 이 실시예는 상기 게이트 도전체 또는 게이트 도전체 스페이서 측벽들을 정렬 가이드로서 이용하여 상기 반도체 채널 영역 내에 트렌치들을 패터닝한다.
이 실시예는 트렌치, 소스 또는 드레인의 한 측부를 필름 또는 마스크를 이용해 보호하고, 보호되지 않은/마스크되지 않은 측부를 에칭함으로써 비대칭 트렌치들을 형성하는 작업들을 수행한다. 이 결과로 나타나는 구조는 트랜지스터 게이트의 중앙에 대해서 비대칭인 트렌치들을 갖는다.
이전의 실시예와 유사하게, 이 실시예 또한 상기 비대칭 트렌치들 내에 소스 및 드레인 영역들을 에피택셜하게 성장시킨다. 따라서, 하나의 소스/드레인 영역은 상기 다른 소스/드레인 영역에 비해서 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치한다. 이 실시예에서도 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스(예를 들어, 압축 스트레스 또는 인장 스트레스)를 유도하는 재료(예를 들어, 실리콘 탄소, 실리콘 게르마늄 등)를 포함한다.
비대칭 트랜지스터들을 이용하면, 예를 들어 소스 및 드레인 영역들의 높이 및/또는 소스와 드레인 영역과 게이트 사이의 거리를 상이하게 되게끔 조정하여 소스 영역에서의 직렬 저항을 최소화하고 동시에 게이트와 드레인간의 캐패시턴스를 최소화함으로써 최적의 성능을 제공할 수 있게 할 수 있다.
이하에 개시된 실시예들은 비대칭 트랜지스터의 추가적인 장점을 제공할 수 있는 상이한 방법과 구조들을 제공한다.
본 명세서에서 개시된 실시예들은 스케일에 맞추어서 도시되지 않은 도면들을 참조하여 후술하는 발명의 상세한 설명을 읽으면 이해가 더 빠를 것이다.
도 1은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 2는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 3은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 4는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 5는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 6은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 7은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 8은 본 발명의 방법 실시예를 도시하는 흐름도.
도 9는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 10은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 11은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 12는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 13은 본 발명의 방법 실시예를 도시하는 흐름도.
도 14는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 15는 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
도 16은 본 발명의 일 실시예에 따른 집적회로 구조에 대한 개략적인 단면도.
본 발명의 실시예들, 다양한 특징들 및 유리한 구체적 사항들은 수반되는 도면들과 후술하는 상세한 설명에 나타나는 비제한적인 실시예들을 참조하여 더 상술된다.
위에서 설명된 바와 같이, 비대칭 트랜지스터 구조를 이용하여 다양한 유리한 장점들을 달성할 수 있다. 본 명세서에서 사용되는 비대칭이라는 용어는 2개 이상의 항목들(items)이 동일한 크기, 모양, 도핑 및/또는 주어진 지점에 대한 상대적인 위치를 갖지 않는다는 것을 의미하는 것으로 사용되었다. 본 명세서에는 트랜지스터의 게이트 도전체에 대해 비대칭적인 소스 및 드레인 영역 내의 스트레이닝 또는 스트레싱(straining or stressing) 재료들을 이용하는 다양한 실시예들을 제시한다. 이러한 비대칭적 소스 및 드레인 스트레싱 영역들은 비대칭 트렌치들 내에서 에피택셜하게 성장된다. 이러한 방법들 및 구조들은 본 명세서의 실시예들이 이전에 이용가능하지 않았던 채널 영역에 고유의 스트레이닝 속성들(unique straining characteristics)을 전달해주는 것을 허용한다.
도 1 내지 도 8을 참조하면, 본 발명의 일 실시예는 도 1에 도시된 바와 같이 기판(100)의 상부 표면 아래에, 얕은 트렌치 분리 영역들(104)과 경계를 이루는 적어도 하나의 반도체 채널 영역(102)을 형성하기 위해 불순물들을 기판(100)(예를 들어, 실리콘 또는 실리콘 기반의 기판)에 피착시키거나 임플란트시키는 것으로 시작한다(도 8의 항목 200에서 도시됨). 기판은 주어진 목적에 적합한 임의의 재료를 포함할 수 있으며(현재 알려지거나 미래에 개발될 것들 포함), 예를 들어 Si, SiC, SiGe, SiGeC, Ge 합금들, GaAs, InAs, TnP, 기타 III-V 또는 II-VI 화합물 반도체들(compound semiconductors), 또는 유기 반도체 구조들 등을 포함할 수 있다. 불순물들은 임의의 포지티브 타입(positive-type) 불순물(P-type 불순물, 예를 들어 인(P), 비소(As), 안티몬(antimony; Sb) 등) 또는 네거티브 타입 불순물(N-type 불순물, 예를 들어, 붕소(boron), 인듐 등)을 포함할 수 있다. 본 명세서에서 설명되는 임플란트 프로세스들(implantation processes)은 임의의 적합한 형태(현재 알려지거나 미래에 개발될 것들 포함)를 취할 수 있으며, 예를 들어 이온 임플란트(ion implantation) 등을 포함할 수 있다. 임플란트 기술들에 대한 더 상세한 설명을 위해서는 미국 특허 제6,815,317호(본 명세서에서 참조를 위해 포함됨) 또한 참조하길 바란다. 얕은 트렌치 분리(Shallow trench isolation; STI) 구조들은 해당 기술 분야의 당업자에게 잘 알려져 있으며 일반적으로 기판 내의 개구들(openings)을 패터닝함으로써 형성되거나 또는 개구들(openings)을 높은 절연성 재료(highly insulating material)로 성장시키거나 채우는(filling) 것에 의해서 형성된다.
도 8의 항목 202에서, 방법은 기판(100)의 상부 표면의 반도체 채널 영역(102) 위에 게이트 유전체(gate dielectric; 120)를 형성하며, 도 2에 도시된 바와 같이 반도체 채널 영역(102) 위의 게이트 유전체(120) 상에서 게이트 도전체(122)를 패터닝한다. 게이트 도전체의 중앙선 또는 중앙 지점은 항목 106으로 도시되어 있다.
본 명세서에서 언급된 유전체들(dielectrics)(절연체들(insulators))은 예를 들어 건조 산소 대기(dry oxygen ambient) 또는 스팀(steam)에서 성장된 후에 패터닝될 수 있다. 유전체들의 두께는 요구되는 장치의 성능에 따라 다양하게 변할 수 있다. 대안적으로, 본 명세서의 유전체들은 다양한 고 유전체 상수(high dielectric constant)(high-k) 재료들 중의 어느 하나로부터 형성될 수 있으며, 질화규소(silicon nitride), 옥시질화규소(silicon oxynitride), SiO2과 Si3N4의 게이트 유전체 스택(gate dielectric stack), 탄탈륨 산화물(tantalum oxide)과 같은 금속 산화물(metal oxides) 등을 포함하지만 이 예들로 제한되지는 않는다.
도시된 바와 같이, 게이트 도전체(122) 측벽들(sidewalls)이 있다. 본 명세서에 언급된 도전체들은 다결정 실리콘(polycrystalline silicon)(polysilicon; 폴리실리콘), 비정질 실리콘(amorphous silicon), 비정질 실리콘과 폴리실리콘의 결합 및 폴리실리콘-게르마늄과 같은 적절한 도펀트에 의해 도전성을 갖도록 렌더링된 임의의 도전성 재료(conductive material)에 의해서 형성될 수 있다. 대안적으로, 본 명세서에 언급된 도전체들은 텅스텐, 하프늄(hafnium), 탄탈륨, 몰리브덴(molybdenum), 티타늄, 또는 니켈, 또는 금속 실리사이드(metal silicide)와 같은 하나 이상의 금속들일 수 있으며, 물리적 기상 증착(physical vapor deposition), 화학적 기상 증착(chemical vapor deposition) 또는 기타 다른 해당 분야에서 알려진 기술들을 이용하여 피착될 수 있다.
도 8의 항목 204에 도시된 바와 같이, 방법은 게이트 도전체(122)의 측벽들에 측벽 스페이서(sidewall spacers; 130, 132)를 형성한다(도 3). 측벽 스페이서들은 해당 기술 분야의 당업자에게 잘 알려진 구조들이며 일반적으로 등각의 절연층(conformal insulating layer)(위에서 언급한 임의의 절연체들 중의 어느 하나)을 피착시키거나 성장시키고, 수직 표면들로부터 재료를 제거하는 속도보다 더 높은 속도로 수평 표면들로부터 재료를 에칭하는 방향성 에칭 프로세스(directional etching process)(이방성; anisotropic)를 수행하며, 그렇게 함으로써 구조들의 수직 측벽들을 따라 절연 재료가 남게 되는 방법에 의해서 형성된다. 수직의 측벽들에 남겨진 이 재료가 측벽 스페이서들로 지칭된다.
도 8의 항목 206에서, 방법은 그 다음에 게이트 도전체(122)의 제1 측벽 상의 제1 측벽 스페이서(130)와 게이트 도전체(122)의 제2 측벽 상의 제2 측벽 스페이서(132)에 상대적으로 상이한 양의 임플란트 재료(예를 들어, 제논, 게르마늄 등)를 주입하는 측벽 스페이서들(130, 132)에 대한 경사 임플란트(140)를 수행한다.
도 8의 항목 208에서, 방법은 그 다음에 측벽 스페이서들(130, 132)을 에칭한다. 본 명세서에 언급된 다양한 에칭 및 재료 제거 프로세스들은, 예를 들어 탄화플루오르(fluorocarbons), 산소, 염소(chlorine), 삼염화붕소(boron trichloride), 때로는 여기에 질소, 아르곤, 헬륨 등 기타 가스들을 추가한 반응성 기체들(reactive gases)의 플라즈마를 이용한 건식 에칭(dry etching) 또는 암모늄 플로라이드(ammonium fluoride; NH4F)와 플루오르화 수소산(hydrofluoric acid; HF)과 같은 완충제(buffering agent)의 혼합을 이용한 습식 에칭(wet etching)(예를 들어, 버퍼 HF 또는 BHF으로도 알려진 버퍼 산화 에칭(buffered oxide etch))을 포함할 수 있다.
도 5에 도시된 바와 같이, 제1 측벽 스페이서(130)에 제2 측벽 스페이스(132)와 상대적으로 상이한 양의 임플란트 재료는 제1 측벽 스페이서(130)가 제2 측벽 스페이스(132)와는 상이한 속도로 에칭되게 하며 이는 측벽 스페이서들(130, 132)이 상이한 크기를 갖게 하며 따라서 "비대칭" 측벽 스페이서들을 형성하게 한다. 본 명세서에서 비대칭 측벽 스페이서들을 형성하는 한 방법론을 개시하였지만 해당 기술 분야의 당업자는 이러한 측벽 스페이서들을 형성하기 위해 상이한 프로세스들이 이용될 수 있다는 것을 이해할 수 있을 것이다(예를 들어, 반도체 장치에 대한 비대칭 스페이서 구조들을 형성하는 것에 관한 방법을 개시하는 미국 공개 특허 공보 제2006/0121711호 및 제2008/0185662호(참고 문헌은 모두 참조를 위해 본 명세서에 포함됨)를 참고).
도 8의 항목 210에서, 방법은 그 다음에, 이전에 언급한 임의의 에칭 프로세스들 중의 하나를 이용하여 반도체 채널 영역(102) 내의 비대칭 트렌치들(160, 162)을 형성하기 위해(게이트 도전체(122)에 비해 상대적으로 비대칭), 정렬 가이드(alignment guides)로서 비대칭 측벽 스페이서들(130, 132)을 이용하여 반도체 채널 영역(102) 내의 트렌치들(160, 162)을 패터닝한다. 이 패터닝은 트렌치들(160, 162)이 상이한 크기를 갖도록 형성한다. 트렌치들 중의 하나(162)는 게이트(122)의 중앙에 더 가깝게 위치되고 다른 트렌치(160)는 게이트 도전체(122)의 중앙으로부터 더 먼 거리에 위치하게 된다. 따라서, 하나의 트렌치는 게이트 도전체(106)의 중앙 지점에 다른 하나의 트렌치보다 더 가깝게 위치한다.
도 8의 항목 212에 도시된 바와 같이, 방법은 그 다음에 비대칭 트렌치들(160, 162)에서 소스 및 드레인 영역(170, 172)을 에피택셜하게 성장시킨다(도 7). 본 명세서의 에피택셜 성장 프로세스들은, 예를 들어 기상 에피택시(vapor-phase epitaxy; VPE), 분자 빔 에피택시(molecular-beam epitaxy; MBE), 또는 액상 에피택시(liquid-phase epitaxy; LPE) 등 기타 다른 에피택셜 프로세싱을 이용할 수 있다. 소스 및 드레인 영역들(170, 172)을 에피택셜하게 성장시키는 것은 소스 및 드레인 영역들(170, 172)이 다른 크기를 갖도록 한다. 소스 및 드레인 영역들(170, 172)의 한 영역(172)은 (소스 및 드레인 영역들(170, 172)의) 다른 영역(170)보다 게이트 도전체(122)의 중앙 지점에 더 가깝게 위치한다.
소스 및 드레인 영역들(170, 172)은 반도체 채널 영역(102)에 물리적인 스트레스(예를 들어, 반도체 채널 영역(102)에 압축 스트레스 또는 인장 스트레스)를 유도하는 재료(예를 들어, 실리콘 탄소, 실리콘 게르마늄 등)를 포함한다. 소스 및 드레인 스트레서 영역들에 대한 개념은 해당 기술 분야의 당업자에게 이미 알려져 있다. 예를 들어, 미국 공개 특허 공보 제2007/0132038호, 제2007/0138570호, 제2007/0235802호, 및 제2008/0006818호(참조를 위해 본 명세서에 포함됨)는 대칭 소스 및 드레인 스트레서 구조들 및 방법에 대한 다양한 구체적인 사항들을 제공한다.
도 7에 도시된 바와 같이, 이 프로세스는 적어도 하나의 반도체 채널 영역(102)을 포함하는 기판(100), 그 반도체 채널 영역(102) 위의 기판(100)의 상부 표면 상에 위치하는 게이트 유전체(120), 그 게이트 유전체(120) 상에 게이트 도전체(122)가 위치하는 구조를 형성한다. 비대칭 측벽 스페이서들(130, 132)은 게이트 도전체(122)의 측벽에 위치하며 비대칭 소스 및 드레인 영역들(170, 172)은 반도체 채널 영역(102)에 인접하는 기판(100) 내에 위치한다. 소스 및 드레인 영역들(170, 172)은 반도체 채널 영역(102) 내의 비대칭 트렌치들(160, 162) 내에 위치하며 상이한 크기들을 갖는다. 소스 및 드레인 영역들(170, 172) 중 어느 하나의 영역은 다른 소스/드레인 영역(170, 172)에 비해 게이트 도전체(106)의 중앙 지점에 더 가깝게 위치한다.
소스 및 드레인 영역들(170, 172)은 반도체 채널 영역(102)에 물리적 스트레스(예를 들어, 압축 스트레스 또는 인장 스트레스)를 가하는 재료(예를 들어, 실리콘 탄소, 실리콘 게르마늄 등)를 포함한다. 얕은 트렌치 분리 영역들(104)은 비대칭 소스 및 드레인 영역들(170, 172)에 인접하게 위치한다. 추가적인 스페이서들, 추가적인 도핑 임플란트들(헤일로들(halos), 익스텐션(extension), 컨덕티브 도핑들(conductive dopings) 등), 컨덕티브 접촉들(conductive contacts), 실리사이드들(silicides), 절연층들 등이 최종 트랜지스터 설계 목적에 따라 본 구조에 추가될 수 있다. 에피택셜 스트레서들은 인-시투 도핑(in-situ doped)으로 성장되거나 에피택시(epitaxy)가 완료된 후에 도핑될 수 있다.
도 9 내지 도 13에 도시된 바와 같이, 본 발명의 다른 방법 실시예는 도 2에 도시된 구조와 유사한 구조를 형성하기 위해 위에서 설명한 바와 같이 기판(100)의 상부 표면 아래에 얕은 트렌치 분리 영역들(104)과 경계를 이루는 적어도 하나의 반도체 채널 영역(102)을 형성하기 위해 불순물들을 기판(100)에 피착시키며, 반도체 채널 영역(102) 위의 기판(100)의 상부 표면상에 게이트 유전체(120)를 형성하고, 반도체 채널 영역(102) 상의 게이트 유전체(120) 위에 게이트 도전체(122)를 패터닝한다. 이러한 프로세싱 단계들은 도 13과 항목 400, 402에 도시되어 있다.
그러나, 비대칭 측벽 스페이서들(130, 132)을 형성하는 이전의 실시예의 경우와는 달리 이 실시예는 게이트 도전체(122) 또는 게이트 측벽 스페이서들을 도 9에 도시된 바와 같이 정렬 가이드로서 이용하여 반도체 채널 영역(102) 내에서 트렌치들(300, 302)을 패터닝한다. 이는 도 13의 항목 404에도 도시되어 있다. 이 시점의 프로세싱에서 트렌치들(300, 302)은 동일하며 비대칭이지 않다. 각각의 트렌치들(300, 302)은 게이트 도전체(122) 바로 아래에 또는 게이트 측벽 스페이서들 아래에 "내부" 트렌치 측벽들을 포함하고, 얕은 트렌치 분리 영역들(104)에 인접하는 "외부" 트렌치 측벽들을 포함한다.
도 13의 항목 406에 도시된 바와 같이, 이 실시예는 그 다음에 2개의 트렌치들(300, 302) 사이에서 차등 에칭(differential etch) 또는 RIE 속성들(RIE properties)을 생성한다. 이는 다양한 방법에 의해서 생성될 수 있지만 일 예로 게이트 도전체(122)의 제2 측면 상의 제2 내부 트렌치 측벽(게이트 도전체(122)의 제1 측면에 대향함)에 비해 상대적으로 게이트 도전체(122)의 제1 측면 상의 제1 내부 트렌치 측벽에 상이한 양의 임플란트 재료를 주입하는 적어도 경사 임플란트(312)(수직 임플란트(310)로도 주입될 수 있음)를 수행함으로써도 이루어질 수 있다. 임플란트된 재료(310, 312)는 위에서 언급한 임의의 불순물들을 포함할 수 있다. 이는 도 10에 도시된 바와 같이 임플란트 영역들(implant regions; 314, 316)을 생성시킨다. 더 구체적으로, 임플란트 영역들(314)은 트렌치(300)의 외부 트렌치 측벽과 하부를 따라 위치한다. 반면에, 다른 임플란트 영역들(316)은 트렌치(302)의 내부 트렌치 측벽과 하부를 따라 위치한다. 따라서 트렌치(300)의 내부 트렌치 측벽은 충분한 양의 임플란트된 불순물(310, 312)을 포함하지 못한다(잠재적으로는 거의 없음). 그러나 트렌치(302)의 내부 트렌치 측벽은 상대적으로 더 많은 양의 불순물들(310, 312)을 포함한다.
도 13과 항목 430에 도시된 바와 같이, 방법은 임플란트 영역들(314, 316)에 의해서 수정되지 않은 트렌치들의 영역으로부터 재료를 제거하는 재료 제거 프로세스(예를 들어, 암모니아 에칭 등과 같은 위에서 언급한 임의의 재료 제거 프로세스)를 수행함으로써 트렌치들(300, 302)의 크기를 크게 한다(도 11). 이 재료 제거 프로세스는 트렌치(302)의 제2 내부 트렌치 측벽에 비해 상대적으로 상이한 속도(더 높은 속도)로 트렌치(300)의 제1 내부 트렌치 측벽을 침식한다(attacks). 이 에칭 속도의 차이는 상이한 양의 임플란트 재료가 제1 내부 트렌치 측벽(상대적으로 거의 없음)과 제2 내부 트렌치 측벽(상대적으로 많은 양; 316)에 주입되어 있기 때문에 일어난다. 이 예는 측벽 트렌치들의 에칭 속성들이 임플란트에 의해서 수정되는 예인 반면에, 해당 기술 분야의 당업자는 비대칭 에칭 또는 RIE 속성들을 이용하여 측벽 트렌치를 형성함으로써 비대칭 트렌치를 만드는 임의의 방법에도 마찬가지로 적용될 수 있다는 것을 이해할 수 있다. 특정 방사선 취급(radiation treatment), 화학적인 치료(chemical cure) 또는 열 취급(thermal treatment)도 유사한 결과를 가져올 수 있다.
도 11에 도시된 바와 같이 이 재료 제거 프로세스의 결과로 트렌치들(300) 중의 하나는 게이트(122)의 중앙(106)에 더 가깝게 위치하도록 커진다. 그래서, 하나의 트렌치는 다른 하나의 트렌치보다 게이트 도전체(106)의 중앙 지점에 더 가깝도록 위치된다. 따라서 항목 430의 재료 제거 프로세스 이후에 트렌치들(300, 302)은 게이트 도전체(122)에 대해 비대칭 트렌치들을 포함한다. 그러나 트렌치들(300, 302)은 재료 제거 프로세싱(430)에 의해서 균일하게 영향 받았기 때문에 이 재료 제거 프로세싱(430)은 트렌치들(300, 302)이 동일한 크기를 갖도록 형성하게 한다(게이트 도전체(122)의 위치에 대하여만 비대칭일 뿐이다).
도 12와 도 13의 항목 432에 도시된 바와 같이, 이전의 실시예와 유사하게 이 실시예 또한 소스 및 드레인 영역들(320, 322)의 어느 하나의 영역(320)이 다른 소스/드레인 영역보다 게이트 도전체(106)의 중앙 지점에 더 가깝게 위치하도록 비대칭 트렌치들 내에 소스 및 드레인 영역들(320, 322)을 에피택셜하게 성장시킨다. 여기에서도 소스 및 드레인 영역들(320, 322)은 반도체 채널 영역(102)에 물리적 스트레스(예를 들어, 압축 스트레스 또는 인장 스트레스)를 가하는 재료(예를 들어, 실리콘 탄소, 실리콘 게르마늄 등)를 포함한다.
이 방법 실시예는 적어도 하나의 반도체 채널 영역(102)을 포함하는 기판(100), 그 반도체 채널 영역(102) 위의 기판(100)의 상부 표면 상에 위치하는 게이트 유전체(120), 그 게이트 유전체(120) 상에 게이트 도전체(122)가 위치하는 구조를 형성한다(도 12에 도시됨). 그러나 이 실시예에서는 이전에 논의했던 비대칭 측벽 스페이서들(130, 132)은 포함하지 않지만 반도체 채널 영역(102)에 인접하는 기판(100)내의 비대칭 소스 및 드레인 영역들(320, 322)은 보유한다. 이러한 소스 및 드레인 영역들(320, 322)은 반도체 채널 영역(102) 내의 비대칭 트렌치들 내에 위치하며 소스 및 드레인 영역들(320, 322)은 이 실시예에서는 동일한 크기를 갖는다. 여기에서도, 소스 및 드레인 영역들(320, 322)의 어느 하나의 영역(320)은 다른 소스/드레인 영역에 비해서 게이트 도전체(106)의 중앙 지점에 더 가깝게 위치된다. 소스 및 드레인 영역들(320, 322)은 반도체 채널 영역(102)에 물리적 스트레스를 유도하는 에피택셜 재료를 포함한다. 더 나아가, 얕은 트렌치 분리 영역들(104)이 비대칭 소스 및 드레인 영역들(320, 322)에 인접하게 위치한다.
도 14 내지 도 17은 도 9(위에서 논의되었음)에서 도시되었던 구조에서 시작하는 대안적인 실시예를 도시한다. 도 14에 도시된 바와 같이, 도 9의 구조는 구조의 절반 크기 위에 (일반적인 유기 포토레지스트 마스크(common organic photoresist mask)와 같은) 마스크(500)를 패터닝함으로써 변경된다. 이는 트렌치들 중의 하나(302)는 보호된 상태로 남겨두고 다른 트렌치(300)는 노출된 상태로 남겨두는데 이는 도 17의 항목 408에 도시되어 있다. 도 17은 항목 408, 410, 및 412를 제외하고는 도 13과 유사하므로 여기에서는 다른 항목들(위에서 충분하게 논의됨)에 대한 중복은 피했다는 것을 유의하여야 한다. 도 15와 도 17의 항목 410에 도시된 바와 같이, 노출된 트렌치(300)는 그 다음에 다른 트렌치(302)에 비해 비대칭이 되도록 에칭될 수 있다. 마스크(500)는 도 16과 도 17의 항목 412에 도시된 바와 같이 제거될 수 있으며, 에피택셜 스트레서 소스 및 드레인 영역들이 성장될 수 있다(위에서 논의된 바와 같이 도 7과 도 12와 항목 432에서 도시됨).
대안적으로, 도 18에 도시된 바와 같이 보호층(protective layer; 502)(산화물(oxide), 질화물(nitride), 또는 임의의 기타 적합한 재료를 포함할 수 있음)이 트렌치들 내에 형성되며(도 23의 항목 414) 마스크(500)가 다시 그 구조 위에 패터닝된다(도 23의 항목 416). 도 23은 위에서 논의한 도 13과 항목들 414-424을 제외하고는 유사하며 다른 항목들에 대한 중복적인 논의는 여기에서 제시되지 않는다. 도 19와 항목 418에 도시된 바와 같이 보호층은 트렌치들(300) 중의 어느 하나로부터 제거된다. 그 다음에 마스크(500)이 도 20과 도 23의 항목 420에 도시된 바와 같이 제거된다. 항목 422와 도 21에서는 방법은 트렌치들 중의 어느 하나(트렌치 302)를 크게 하기 위해 재료 제거 프로세스를 수행한다. 다른 트렌치(300)는 이 재료 제거 프로세스에 의해서 영향을 받지 않는데 이는 보호층(502)이 트렌치(300)로부터 재료가 제거되는 것을 방지하기 때문이다. 그 다음에 도 22와 항목 424에 도시된 바와 같이 보호층(502)이 제거된다. 마찬가지로, 에피택셜 스트레서 소스 및 드레인 영역이 성장될 수 있다(위에서 논의된 바와 같이 도 7과 도 12와 항목 432에서 도시됨).
따라서 위에서 도시었듯이, 이 명세서에서 제공되는 개념들 중의 하나는 장치 비대칭(device asymmetry)을 내장된(embedded) eSiGe 및 eSiC 스트레서들로 연장하는(extend) 것이다. 이 새로운 구조의 구체적인 특징은 집적 기법(integration scheme)에 따라 다양하게 변화한다. 임의의 도핑 프로파일들(doping profiles)이 생성되기 이전에 스트레서가 소스 및 드레인 영역들에 내장되는 '초기 스트레서' 집적 기법에서는 본 발명의 실시예들은, 전류 흐름(current flow)의 가장 중요 영역들(critical regions)에서 10% 만큼 높은 스트레스를 제공함과 동시에 트랜지스터 내의 실제 전류 흐름과 더 부합하는 스트레스 분배(stress distribution)를 제공한다. 반면에, 헤일로/익스텐션(halo/extension)이 스트레서 피착(stressor deposition) 이전에 주입되는 '후기' 집적 기법에서는, 강화된 스트레스 프로파일들(stress profiles)의 장점을 보유하며 장치의 드레인 측면에 더 많은 익스텐션/헤일로 임플란트를 제거함으로써 비대칭적으로 도핑된 장치를 형성하는 기회도 제공한다.
이 결과로 생성되는 집적 회로 칩은 기본 다이(bare die)로서 가공되지 않은 웨이퍼 형태(즉, 복수의 패키징되지 않은 칩들을 포함하는 단일 웨이퍼로서)로 또는 패키징된 형태로 제조자에 의해서 배포될 수 있다. 후자의 경우에 있어서 칩은 단일 칩 패키지(예를 들어, 마더 보드 또는 다른 고 수준의 캐리어(higher level carrier)에 부착된 리드(leads)를 구비한 플라스틱 캐리어) 또는 복수의 칩 패키지(예를 들어, 표면 상호연결들(surface interconnections) 또는 매장된 상호연결들(buried interconnections) 둘 중에 어느 하나 또는 모두를 포함하는 세라믹 케리어(ceramic carrier))로 마운팅된다(mounted). 어느 경우에도 칩은 그 다음에 (a) 마더 보드와 같은 중간 제품 또는 (b) 최종 제품 중의 어느 하나의 부분으로서 다른 칩들, 개별적인 회로 소자들, 및/또는 다른 신호 처리 장치들과 함께 집적된다. 최종 제품은 장난감들은 물론 기타 저가의 애플리케이션들에서부터 디스플레이, 키보드 또는 기타 입력 장치, 및 중앙 프로세서를 포함하는 고급 컴퓨터 제품에 이르기까지 집적회로 칩들을 포함하는 임의의 제품일 수 있다.
아래의 특허청구범위 내의 대응되는 구조들, 재료들, 동작들(acts), 및 등가 관계에 있다고 볼 수 있는 모든 수단들 또는 스텝 플러스 기능 요소들(function elements)은 구체적으로 특허청구범위에 청구된 다른 청구된 요소들과 결합하여 기능을 수행하기 위한 임의의 구조, 재료, 또는 동작도 포함하는 의도라는 것을 이해하여야 한다. 더 나아가, 본 발명에 대한 상기의 설명은 예시를 위한 목적으로 설명되고 제시된 것이며 본 발명을 철저하게 개시된 실시예로 본 발명을 제한하거나 하는 의도가 아님을 이해하여야 한다. 본 발명의 사상과 범위를 벗어나지 않는 다양한 수정들과 변경들이 가능하다는 것이 해당 기술 분야의 당업자에게 자명할 것이다. 실시예들은 본 발명의 원칙들과 실제적인 응용들을 가장 잘 설명하기 위해 선정되고 설명되었으며, 고려한 특정 이용에 적합하게 발명에 다양한 수정들을 가한 다양한 실시예들에 대해서도 다른 해당 기술 분야의 당업자가 이해할 수 있도록 설명되었다. 잘 알려진 구성 요소들과 프로세싱 기술들은 본 발명의 실시예들을 불필요하게 모호하지 않게 하기 위해 위의 상세한 설명에서는 생략하였다.
마지막으로, 위의 명세서에 사용된 용어들은 특정 실시예들을 설명하기 위한 목적으로 사용된 것이며 발명의 범위를 제한하기 위한 의도로 사용된 것이 아니라는 것을 이해하여야 한다. 예를 들어 본 명세서에서 사용된 "a", "an" 및 "the"와 같은 단수를 나타내는 형태들은 내용에서 명확하게 달리 지시하지 않는한 복수의 경우도 포함하는 것으로 의도된다. 더 나아가 본 명세서의 "포함하다(comprises)", "포함하는(comprising)" 및/또는 "통합하는(incorporating)"이라는 용어가 명세서에서 사용되는 경우 기재된 기능들, 정수들, 단계들, 작업들, 요소들, 및/또는 구성 요소들이 포함된다는 의미로 사용되지만 이것이 하나 이상의 다른 기능들, 정수들, 단계들, 작업들, 요소들, 구성 요소들 및/또는 그룹들이 추가되거나 포함되는 것을 배제한다는 의미로 사용되는 것은 아니다.
100 : 기판
102 : 반도체 채널 영역
104 : 얕은 트렌치 분리 영역
120 : 게이트 유전체
122 : 게이트 도전체

Claims (10)

  1. 적어도 하나의 반도체 채널 영역과 상부 표면을 포함하는 기판;
    상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 있는 게이트 유전체(gate dielectric);
    상기 게이트 유전체 상에 있는, 측벽들(sidewalls)을 포함하는 게이트 도전체(gate conductor);
    상기 게이트 도전체의 상기 측벽들 상에 있는 비대칭 측벽 스페이서들(asymmetric sidewall spacers); 및
    상기 반도체 채널 영역에 인접하고 상기 기판 내에 있는 비대칭 소스 및 드레인 영역들(asymmetric source and drain regions) - 상기 소스 및 드레인 영역들 중 하나의 영역은 상기 소스 및 드레인 영역들 중 다른 하나의 영역에 비해 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치하고 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스(physical stress)를 유도하는(induces) 재료(material)를 포함함 -
    를 포함하는, 구조체.
  2. 제1항에 있어서, 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역 내의 비대칭 트렌치들(asymmetric trenches) 내에 위치하는, 구조체.
  3. 제1항에 있어서, 상기 소스 및 드레인 영역들은 상이한 크기를 갖는, 구조체.
  4. 제1항에 있어서, 상기 소스 및 드레인 영역들은 실리콘 탄소(silicon carbon) 또는 실리콘 게르마늄(silicon germanium) 또는 기타 임의의 내장 가능한 스트레서 재료들(embedable stressor materials) 중 어느 하나를 포함하는, 구조체.
  5. 제1항에 있어서, 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 압축 스트레스(compressive stress) 또는 인장 스트레스(tensile stress) 중 어느 하나를 유도하는 재료를 포함하는, 구조체.
  6. 적어도 하나의 반도체 채널 영역과 상부 표면(upper surface)을 포함하는 기판;
    상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 있는 게이트 유전체;
    상기 게이트 유전체 상에 있는 게이트 도전체(gate conductor); 및
    상기 반도체 채널 영역에 인접하고 상기 기판 내에 있는 비대칭 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 중 하나의 영역은 상기 소스 및 드레인 영역들 중 다른 하나의 영역에 비해 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치하고, 상기 소스 및 드레인 영역들은 에피택셜 재료(epitaxial material)를 포함하고, 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스를 유도하는 재료를 포함함 -
    를 포함하는, 구조체.
  7. 제6항에 있어서, 상기 소스 및 드레인 영역들은 동일한 크기를 갖는, 구조체.
  8. 기판의 상부 표면 아래에 얕은 트렌치 분리 영역들(shallow trench isolation regions)과 경계를 이루는 적어도 하나의 반도체 채널 영역을 형성하기 위해 상기 기판에 불순물들을 피착시키는(depositing) 단계;
    상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 게이트 유전체를 형성하는 단계;
    상기 반도체 채널 영역 위의 상기 게이트 유전체 상에 있는, 측벽들을 포함하는 게이트 도전체를 패터닝하는(patterning) 단계;
    상기 게이트 도전체의 상기 측벽들 상에 있는 비대칭 측벽 스페이서들을 형성하는 단계;
    상기 반도체 채널 영역 내에 비대칭 트렌치들을 형성하기 위해 상기 비대칭 측벽 스페이서들을 정렬 가이드(alignment guides)로서 이용하여 상기 반도체 채널 영역 내의 트렌치들을 패터닝하는 단계 - 상기 트렌치들 중 어느 하나는 상기 트렌치들 중 다른 하나에 비해 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치하도록 패터닝됨 -; 및
    상기 비대칭 트렌치들 내에 소스 및 드레인 영역들을 에피택셜하게 성장시키는 단계 - 상기 소스 및 드레인 영역들 중 어느 하나의 영역은 상기 소스 및 드레인 영역들 중 다른 하나의 영역에 비해 상기 게이트 도전체의 상기 중앙 지점에 더 가깝게 위치하고, 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스를 유도하는 재료를 포함함 -
    를 포함하는, 방법.
  9. 기판의 상부 표면 아래에 얕은 트렌치 분리 영역들과 경계를 이루는 적어도 하나의 반도체 채널 영역을 형성하기 위해 상기 기판에 불순물들을 피착시키는 단계;
    상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 게이트 유전체를 형성하는 단계;
    상기 반도체 채널 영역 위의 상기 게이트 유전체 상에 있는, 측벽들을 포함하는 게이트 도전체를 패터닝하는 단계;
    상기 게이트 도전체의 상기 측벽들 상에 있는 측벽 스페이서들을 형성하는 단계;
    상기 측벽 스페이서들을 정렬 가이드로서 이용하여 상기 반도체 채널 영역 내의 트렌치들을 패터닝하는 단계 - 상기 트렌치들은 상기 게이트 도전체의 바로 아래에 있는 내부 트렌치 측벽들과 상기 얕은 트렌치 분리 영역들에 인접하는 외부 트렌치 측벽들을 포함함 -;
    상기 게이트 도전체의 제1 측면 상의 제1 내부 트렌치 측벽에, 상기 게이트 도전체의 상기 제1 측면에 대향하는 상기 게이트 도전체의 제2 측면 상의 제2 내부 트렌치 측벽에 비해 상대적으로 상이한 양의 임플란트 재료를 주입하는 경사 임플란트(angled implant)를 수행하는 단계;
    상기 제1 내부 트렌치 측벽에 상기 제2 내부 트렌치 측벽에 비해 상대적으로 상이한 양의 임플란트 재료(implanted material)가 주입되어 있어서, 상기 제2 내부 트렌치 측벽에 비해 상대적으로 상이한 속도로 상기 제1 내부 트렌치 측벽으로부터 재료를 제거하는 재료 제거 프로세스(material removal process)를 수행하는 단계 - 상기 트렌치들 중 어느 하나가 상기 트렌치 영역들 중 다른 하나에 비해 상기 게이트 도전체의 중앙 지점에 더 가깝게 위치하고, 상기 트렌치들은 비대칭 트렌치들을 포함함 -; 및
    상기 비대칭 트렌치들 내에 소스 및 드레인 영역들을 에피택셜하게 성장시키는 단계 - 상기 소스 및 드레인 영역들 중 어느 하나의 영역은 상기 소스 및 드레인 영역들 중 다른 하나의 영역에 비해 상기 게이트 도전체의 상기 중앙 지점에 더 가깝게 위치하고, 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스를 유도하는 재료를 포함함 -
    를 포함하는, 방법.
  10. 기판의 상부 표면 아래에 얕은 트렌치 분리 영역들과 경계를 이루는 적어도 하나의 반도체 채널 영역을 형성하기 위해 상기 기판에 불순물들을 피착시키는 단계;
    상기 반도체 채널 영역 위의 상기 기판의 상기 상부 표면 상에 게이트 유전체를 형성하는 단계;
    상기 반도체 채널 영역 위의 상기 게이트 유전체 상에 있는, 측벽들을 포함하는 게이트 도전체를 패터닝하는 단계;
    상기 게이트 도전체의 상기 측벽들 상에 있는 측벽 스페이서들을 형성하는 단계;
    상기 측벽 스페이서들을 정렬 가이드로서 이용하여 상기 반도체 채널 영역 내의 트렌치들을 패터닝하는 단계 - 상기 트렌치들은 상기 게이트 도전체의 바로 아래에 있는 내부 트렌치 측벽들과 상기 얕은 트렌치 분리 영역들에 인접하는 외부 트렌치 측벽들을 포함함 -;
    상기 트렌치들 중 어느 하나를 마스크를 이용하여 보호하는 단계;
    상기 트렌치들이 비대칭 트렌치들과 필적하게(compare) 되도록 상기 트렌치들 중 어느 하나로부터 추가적인 재료를 제거하는 재료 제거 프로세스를 수행하는 단계; 및
    상기 비대칭 트렌치들 내에 소스 및 드레인 영역들을 에피택셜하게 성장시키는 단계 - 상기 소스 및 드레인 영역들은 상기 반도체 채널 영역에 물리적 스트레스를 유도하는 재료를 포함함 -
    를 포함하는, 방법.


















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