KR20060005504A - 반도체 장치의 소자 분리 영역 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 소자 분리 영역 형성 방법은 기판 위에 제1 산화막, 질화막, 제2 산화막을 적층하는 단계, 제2 산화막, 질화막, 제1 산화막 및 기판의 소정 영역을 식각하여 제1 및 제2 활성 영역을 정의하는 트렌치를 형성하는 단계, 트렌치 내부를 따라 제3 산화막을 형성한 후 트렌치를 메우도록 제4 산화막을 형성하는 단계, 제4 산화막 위에 희생 산화막을 형성하는 단계, 희생 산화막, 제4 내지 제2 산화막 및 질화막을 제거하여 소자 분리 영역을 형성하는 단계를 포함한다.
반도체, 소자분리영역, STI

Description

반도체 장치의 소자 분리 영역 형성 방법{Manufacturing method of sallow trench isolation in semiconductor device}
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 소자 분리 영역을 도시한 단면도이고,
도 2a 내지 도 2c는 본 발명의 한 실시예에 따른 반도체 장치의 소자 분리 영역을 형성하는 방법을 공정 순서대로 도시한 단면도이고,
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 장치의 소자 분리 영역을 형성하는 방법을 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 소자 분리 영역을 형성하는 방법에 관한 것으로 특히, STI(Shallow Trench Isolation, 이하 STI라 함)방식으로 소자 분리 영역을 형성하는 방법에 관한 것이다.
현재 소자분리영역 형성방법으로 사용되고 있는 STI공정은 소자의 소형화 측면에서 기존의 LOCOS (local oxidation of silicon)보다는 훨씬 용이하다.
현재 적용되는 STI 공정은 반도체 기판을 건식 식각하여 트렌치를 형성한 후 건식 식각으로 인한 손상(Damage)을 큐어링(Curing)한 후, 계면 특성 및 활성 영역과 소자 분리 영역의 모서리 라운딩 특성을 향상시키기 위해 트렌치 내부를 열산화하여 산화막을 형성하는 공정을 진행한다.
이후 산화막이 형성된 트렌치를 메우도록 반도체 기판 전면에 옥사이드를 두껍게 증착하고 화학적 기계적 연마(Chemical mechanical polishing, CVD)를 진행하여 반도체 기판을 평탄화하는 공정으로 형성된다.
여기서 반도체 소자의 집적도에 따라 소자 분리 영역에 의해 정의 되는 활성 영역(active area)이 좁게 형성된 영역(narrow active area)과 넓게 형성된 영역(wide active area)을 함께 가지게 되는데, 좁은 영역에 비해서 넓은 영역에는 옥사이드 층이 두껍게 형성된다.
그래서 좁은 영역과 넓은 영역에 형성된 옥사이드층은 단차를 가지게 되며 넓은 영역을 중심으로 화학적 기계적 연마(chemical mechanical polishing)공정을 진행할 때 넓은 영역에 비해서 좁은 영역이 필링(peeling)되는 손상(damage)이 발생한다. 이러한 손상은 반도체 장치의 특성을 저하시켜 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
상기한 문제점을 해결하기 위해서 본 발명은 STI공정으로 소자 분리 영역을 형성할 때 좁은 영역의 손상을 최소화할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 소자 분리 영역 형성 방법은 기판 위에 제1 산화막, 질화막, 제2 산화막을 적층하는 단계, 제2 산화막, 질화막, 제1 산화막 및 기판의 소정 영역을 식각하여 제1 및 제2 활성 영역을 정의하는 트렌치를 형성하는 단계, 트렌치 내부를 따라 제3 산화막을 형성한 후 트렌치를 메우도록 제4 산화막을 형성하는 단계, 제4 산화막 위에 희생 산화막을 형성하는 단계, 희생 산화막, 제4 내지 제2 산화막 및 질화막을 제거하여 소자 분리 영역을 형성하는 단계를 포함한다.
또는 기판 위에 제1 산화막, 질화막, 제2 산화막을 적층하는 단계, 제2 산화막, 질화막, 제1 산화막 및 기판의 소정 영역을 식각하여 제1 및 제2 활성 영역을 정의하는 트렌치를 형성하는 단계, 트렌치 내부를 따라 제3 산화막을 형성한 후 트렌치를 메우도록 제4 산화막을 형성하는 단계, 제1 활성 영역과 대응하는 제4 산화막 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 포함하는 기판 전면에 희생 산화막을 형성하는 단계, 감광막 패턴, 희생 산화막, 제4 내지 제2 산화막 및 질화막을 제거하여 소자 분리 영역을 형성하는 단계를 포함한다.
여기서 희생 산화막은 SOG 방식으로 형성하는 것이 바람직하다. 이때 희생 산화막을 형성한 후 1,000℃이상의 산소 분위기에서 열처리하는 단계를 더 포함할 수 있다.
그리고 희생 산화막은 PECVD 방식으로 형성하는 것이 바람직하다.
또한, 제3 산화막은 10~100Å의 두께로 형성하는 것이 바람직하다.
또한, 희생 산화막, 제4 내지 제2 산화막은 블랭크 식각으로 제거하는 것이 바람직하다.
또한, 질화막은 화학적 기계적 연마로 제거하는 것이 바람직하다.
또한, 화학적 기계적 연마를 실시한 후 H3PO4로 식각하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
[제 1실시예]
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 소자 분리 영역을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100)에는 제1 산화막(102)이 적층되어 있다. 그리고 제1 산화막(102) 및 기판에 걸쳐 활성 영역을 정의하기 위한 소자 분리 영역(C)이 형성되어 있다. 소자 분리 영역(C)은 제3 산화막(108) 및 제4 산화막(110)으로 이루어지고, 소자 분리 영역(C)에 의해 정의되는 활성 영역(A, B)은 그 크기에 따라서 제1 및 제2 영역(A, B)으로 구분되며 제1 영역(A)은 제2 영역(B)보다 넓 다.
그럼 이러한 소자 분리 영역을 형성하는 방법을 첨부한 도 2a 내지 도 2d를 참조하여 상세히 설명한다.
도 2a에 도시한 바와 같이, 기판(10) 위에 제1 산화막(102)/질화막(104)/제2 산화막(106)을 형성한다. 그런 다음 제2 산화막(104) 위에 감광막 패턴(PR)을 형성한 후, 감광막 패턴(PR)을 마스크로 제2 산화막(106)/질화막(104)/제1 산화막(102)을 식각하여 기판(100)을 노출하는 제1 트랜치(T1)를 형성한다. 감광막 패턴(PR)은 제1 및 제2 활성 영역(A, B)과 소자 분리 영역(C)을 정의하도록 형성한다. 활성 영역은 활성 영역에 형성되는 반도체 소자의 크기에 따라 달라지며 본 발명의 실시예에서는 제1 활성 영역(A)이 제2 활성 영역(B)보다 넓도록 정의한다.
도 2b에 도시한 바와 같이, 감광막(PR)을 제거한 후 제2 산화막(106)을 마스크로 제1 트랜치(T1)에 의해 노출된 기판(100)을 식각하여 제2 트랜치(T2)를 형성한다.
도 2c에 도시한 바와 같이, 제2 트랜치(T2) 내부를 포함하는 기판(100) 전면에 제3 산화막(108)을 형성한다. 제3 산화막(108)은 LPCVD(low pressure chemical vapor deposition) 방식 등으로 형성한 TEOS(tetra ethyl ortho silicate)막으로 이루어진다. 제3 산화막(108)은 10~200Å의 두께로 형성한다. 그런 다음 HDP CVD(high-density plasma chemical vapor deposition) 방식으로 제2 트랜치(T2) 내부를 채우는 제4 산화막(110)을 형성한다.
다음 기판(100) 위에 화학적 기계적 연마 공정의 희생층으로 사용하기 위해 서 SOG(spin on glass) 방식으로 희생 산화막(112)을 형성하고, 열처리를 진행한다. 이때 열처리는 산소 분위기에서 1,000℃이상의 고온으로 진행하여 희생 산화막(112)과 제4 산화막(110)의 표면에 존재하는 불순물을 산화시켜 제거한다.
이처럼 본 발명에서는 희생 산화막(112)을 더 형성함으로써 좁은 영역(B)을 보호하고 좁은 영역(B)과 넓은 영역(A) 사이의 단차를 최소화하여 화학적 기계적 연마시에 좁은 영역(B)과 인접한 부분의 소자 분리 영역(C)이 손상되는 것을 방지할 수 있다. 또한, 희생 산화막을 형성한 후 열처리를 진행하여 불순물을 제거하기 때문에 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1에 도시한 바와 같이, 블랭크 식각(blank etch)으로 희생 산화막(112), 제4 산화막(110), 제3 산화막(108) 및 제2 산화막(106)을 제거하여 하부의 질화막(104)을 노출한다. 이후 질화막(104)을 화학적 기계적 연마로 하부의 제1 산화막(102)이 노출될 때까지 연마하여 기판(100)을 평탄화한다. 여기서 연마시 제거되지 않은 질화막(104)을 제거하기 위해서 H3PO4로 질화막(104)을 제거할 수 있다.
[제2 실시예]
본 발명의 제2 실시예도 제1 실시예와 동일한 층간 구조를 가지나 이를 형성하는 방법은 다르다. 그럼 이하 도 3a 내지 도 3d를 참조하여 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.
도 3a에 도시한 바와 같이, 기판(10) 위에 제1 산화막(102)/질화막(104)/제2 산화막(106)을 형성한다. 그런 다음 제2 산화막(104) 위에 감광막 패턴(PR)을 형성한 후, 감광막 패턴(PR)을 마스크로 제2 산화막(106)/질화막(104)/제1 산화막(102)을 식각하여 기판(100)을 노출하는 제1 트랜치(T1)를 형성한다. 활성 영역은 활성 영역에 형성되는 반도체 소자의 크기에 따라 달라지며 본 발명의 실시예에서는 제1 활성 영역(A)이 제2 활성 영역(B)보다 넓도록 정의한다.
다음 도 3b에 도시한 바와 같이, 감광막(PR)을 제거한 후 제2 산화막(106)을 마스크로 제1 트랜치(T1)에 의해 노출된 기판(100)을 식각하여 제2 트랜치(T2)를 형성한다.
제2 트랜치(T2) 내부를 포함하는 기판(100) 전면에 제3 산화막(108)을 형성한다. 제3 산화막(108)은 LPCVD 방식 등으로 형성한 TEOS막으로 이루어진다. 제3 산화막(108)은 10~200Å의 두께로 형성한다. 그런 다음 HDP-CVD방식으로 제2 트랜치(T2) 내부를 채우는 제4 산화막(110)을 형성하고, 제2 활성 영역(B)과 대응하는 제4 산화막(110) 위에 감광막 패턴(PR)을 형성한다.
그리고 도 3c에 도시한 바와 같이, 화학적 기계적 연마 공정의 희생층으로 사용하기 위해서 기판(100) 전면에 180~220℃의 저온 PECVD (plasma enhanced chemical vapor depositon)방식으로 희생 산화막(120)을 형성한다. 이때 희생 산화막(120)은 PECVD 장치에 SiH4와 O2 또는 TEOS와 O2 기체를 주입하여 형성한다. 여기서 표면 특성에 따라서 감광막 패턴(PR) 상의 희생 산화막(120)은 다른 부분에 비해서 얇게 형성될 수 있다.
다음 도 3d에 도시한 바와 같이, 알카리 용액으로 감광막 패턴(PR)을 제거하여 제2 활성 영역(B)에만 희생 산화막(120)을 남겨 제2 활성 영역(B)을 보호한다. 이처럼 본 발명에서는 희생 산화막(120)을 더 형성함으로써 폭이 좁은 제2 활성 영역(B)을 보호하고 폭이 좁은 제2 활성 영역(B)과 폭이 넓은 제1 활성 영역(A) 사이의 단차를 최소화하여 화학적 기계적 연마시에 좁은 영역(B)과 인접한 부분의 소자 분리 영역(C)이 손상되는 것을 방지할 수 있다.
이후 도 1에 도시한 바와 같이, 블랭크 식각(blank etch)으로 희생 산화막(120), 제4 산화막(110), 제3 산화막(108) 및 제2 산화막(106)을 제거하여 하부의 질화막(104)을 노출한다. 이후 질화막(104)을 화학적 기계적 연마로 하부의 제1 산화막(102)이 노출될 때까지 연마하여 기판(100)을 평탄화한다. 여기서 연마시 제거되지 않은 질화막(104)을 제거하기 위해서 H3PO4로 질화막(104)을 제거할 수 있다.
이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 기술된 바와 같이 희생 산화막을 더 형성함으로써 좁은 영역의 소자 분리 영역을 보호하여 고품질의 반도체 소자를 제공할 수 있다.

Claims (9)

  1. 기판 위에 제1 산화막, 질화막, 제2 산화막을 적층하는 단계,
    상기 제2 산화막, 질화막, 제1 산화막 및 기판의 소정 영역을 식각하여 제1 및 제2 활성 영역을 정의하는 트렌치를 형성하는 단계,
    상기 트렌치 내부를 따라 제3 산화막을 형성한 후 상기 트렌치를 메우도록 제4 산화막을 형성하는 단계,
    상기 제4 산화막 위에 희생 산화막을 형성하는 단계,
    상기 희생 산화막, 제4 내지 제2 산화막 및 질화막을 제거하여 소자 분리 영역을 형성하는 단계를 포함하는 반도체 장치의 소자 분리 영역 형성 방법.
  2. 기판 위에 제1 산화막, 질화막, 제2 산화막을 적층하는 단계,
    상기 제2 산화막, 질화막, 제1 산화막 및 기판의 소정 영역을 식각하여 제1 및 제2 활성 영역을 정의하는 트렌치를 형성하는 단계,
    상기 트렌치 내부를 따라 제3 산화막을 형성한 후 상기 트렌치를 메우도록 제4 산화막을 형성하는 단계,
    상기 제1 활성 영역과 대응하는 제4 산화막 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 포함하는 상기 기판 전면에 희생 산화막을 형성하는 단계,
    상기 감광막 패턴, 희생 산화막, 제4 내지 제2 산화막 및 질화막을 제거하여 소자 분리 영역을 형성하는 단계를 포함하는 반도체 장치의 소자 분리 영역 형성 방법.
  3. 제1항에서,
    상기 희생 산화막은 SOG 방식으로 형성하는 반도체 장치의 소자 분리 영역 형성 방법.
  4. 제3항에서,
    상기 희생 산화막을 형성한 후 1,000℃이상의 산소 분위기에서 열처리하는 단계를 더 포함하는 반도체 장치의 소자 분리 영역 형성 방법.
  5. 제2항에서,
    상기 희생 산화막은 PECVD 방식으로 형성하는 반도체 장치의 소자 분리 영역 형성 방법.
  6. 제1항 또는 제2항에서,
    상기 제3 산화막은 10~100Å의 두께로 형성하는 반도체 장치의 소자 분리 영역 형성 방법.
  7. 제1항 또는 제2항에서,
    상기 희생 산화막, 제4 내지 제2 산화막은 블랭크 식각으로 제거하는 반도체 장치의 소자 분리 영역 형성 방법.
  8. 제1항 또는 제2항에서,
    상기 질화막은 화학적 기계적 연마로 제거하는 반도체 장치의 소자 분리 영역 형성 방법.
  9. 제8항에서,
    상기 화학적 기계적 연마를 실시한 후 H3PO4로 식각하는 단계를 더 포함하는 반도체 장치의 소자 분리 영역 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825014B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166526A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
KR100842762B1 (ko) * 2007-01-04 2008-07-01 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
US8093678B2 (en) * 2007-04-05 2012-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR100856315B1 (ko) * 2007-06-22 2008-09-03 주식회사 동부하이텍 반도체 소자의 제조 방법
US9573806B2 (en) * 2013-03-11 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device structure with a capping structure
US9704719B2 (en) * 2013-07-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods to mitigate nitride precipitates

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077234A (en) * 1990-06-29 1991-12-31 Digital Equipment Corporation Planarization process utilizing three resist layers
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5691215A (en) * 1996-08-26 1997-11-25 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with insulator filled shallow trenches planarized via use of negative photoresist and de-focus exposure
US5710076A (en) * 1996-09-03 1998-01-20 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with global planarization of insulator filled shallow trenches, via the use of a bottom anti-reflective coating
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
JP3602313B2 (ja) * 1997-06-30 2004-12-15 富士通株式会社 半導体装置の製造方法
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
US6022788A (en) * 1997-12-23 2000-02-08 Stmicroelectronics, Inc. Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby
TW370708B (en) * 1998-06-23 1999-09-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure without producing microscratches on surface of shallow trench isolation structure (revised edition)
KR100579538B1 (ko) * 1998-06-30 2006-05-15 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6461932B1 (en) * 1998-12-14 2002-10-08 National Semiconductor Corporation Semiconductor trench isolation process that utilizes smoothening layer
US6528389B1 (en) * 1998-12-17 2003-03-04 Lsi Logic Corporation Substrate planarization with a chemical mechanical polishing stop layer
US6261923B1 (en) * 1999-01-04 2001-07-17 Vanguard International Semiconductor Corporation Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP
US6177333B1 (en) * 1999-01-14 2001-01-23 Micron Technology, Inc. Method for making a trench isolation for semiconductor devices
US6225187B1 (en) * 1999-02-12 2001-05-01 Nanya Technology Corporation Method for STI-top rounding control
KR100312943B1 (ko) * 1999-03-18 2001-11-03 김영환 반도체장치 및 그의 제조방법
US6235608B1 (en) * 1999-04-14 2001-05-22 Winbond Electronics Corp. STI process by method of in-situ multilayer dielectric deposition
US6048775A (en) * 1999-05-24 2000-04-11 Vanguard International Semiconductor Corporation Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes
US6319796B1 (en) * 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
US6582389B2 (en) * 2000-12-20 2003-06-24 Mcneil-Ppc, Inc. Applicator for delivering bulky devices
US7172914B1 (en) * 2001-01-02 2007-02-06 Cypress Semiconductor Corporation Method of making uniform oxide layer
JP2002203894A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
US6593208B1 (en) * 2001-02-14 2003-07-15 Cypress Semiconductor Corp. Method of uniform polish in shallow trench isolation process
US6818526B2 (en) * 2002-10-02 2004-11-16 Texas Instruments Incorporated Method for moat nitride pull back for shallow trench isolation
US6987064B2 (en) * 2002-10-21 2006-01-17 Taiwan Semiconductor Manufacturing Co., Ltd Method and composition to improve a nitride/oxide wet etching selectivity

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825014B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
US7575981B2 (en) 2006-12-27 2009-08-18 Hynix Semiconductor Inc. Method for fabricating isolation layer in semiconductor device

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