JPH07153835A - 接合式ｓｏｉ半導体装置及びその製造方法 - Google Patents
接合式ｓｏｉ半導体装置及びその製造方法Info
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- JPH07153835A JPH07153835A JP5296894A JP29689493A JPH07153835A JP H07153835 A JPH07153835 A JP H07153835A JP 5296894 A JP5296894 A JP 5296894A JP 29689493 A JP29689493 A JP 29689493A JP H07153835 A JPH07153835 A JP H07153835A
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Abstract
(57)【要約】
【目的】トレンチ分離接合式ＳＯＩ半導体装置におい
て、工程増加を抑止しつつ半導体基板の反りを低減す
る。 【構成】本発明の製造方法では、非接合主面に外部絶縁
膜５を有する半導体基板１と半導体層３とを内部絶縁膜
２を挟んで接合してなる接合基板において、半導体層３
にトレンチを形成するためのマスクとしての窒化シリコ
ン膜を形成した後、外部絶縁膜５上に付着した窒化シリ
コン膜を除去する。このようにすれば、硬い窒化シリコ
ン膜と半導体基板１との熱膨張率の差による半導体基板
１の反りを防止することができる。本発明の接合式ＳＯ
Ｉ半導体装置では、内部絶縁膜２と同素材にて同厚、同
密度の外部絶縁膜５が、半導体基板１の非接合主面（裏
面）に成膜される。このようにすれば、半導体基板１の
反りを防止できる。
て、工程増加を抑止しつつ半導体基板の反りを低減す
る。 【構成】本発明の製造方法では、非接合主面に外部絶縁
膜５を有する半導体基板１と半導体層３とを内部絶縁膜
２を挟んで接合してなる接合基板において、半導体層３
にトレンチを形成するためのマスクとしての窒化シリコ
ン膜を形成した後、外部絶縁膜５上に付着した窒化シリ
コン膜を除去する。このようにすれば、硬い窒化シリコ
ン膜と半導体基板１との熱膨張率の差による半導体基板
１の反りを防止することができる。本発明の接合式ＳＯ
Ｉ半導体装置では、内部絶縁膜２と同素材にて同厚、同
密度の外部絶縁膜５が、半導体基板１の非接合主面（裏
面）に成膜される。このようにすれば、半導体基板１の
反りを防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、接合式ＳＯＩ半導体装
置及びその製造方法に関する。詳しくは、本発明は、接
合式ＳＯＩ半導体装置の反り低減に関する。
置及びその製造方法に関する。詳しくは、本発明は、接
合式ＳＯＩ半導体装置の反り低減に関する。
【０００２】
【従来の技術】特開平１ー３０２７４０号公報には、内
部絶縁膜を挟んで素子形成用の半導体層及び基台用の半
導体基板を接合してなる接合式ＳＯＩ半導体装置におい
て、半導体基板の非接合主面に絶縁膜（シリコン酸化
膜）及びこれを覆うポリシリコン又は窒化シリコンから
なる保護膜を配設し、これにより半導体基板の反りを低
減することを提案している。
部絶縁膜を挟んで素子形成用の半導体層及び基台用の半
導体基板を接合してなる接合式ＳＯＩ半導体装置におい
て、半導体基板の非接合主面に絶縁膜（シリコン酸化
膜）及びこれを覆うポリシリコン又は窒化シリコンから
なる保護膜を配設し、これにより半導体基板の反りを低
減することを提案している。
【０００３】
【発明が解決しようとする課題】これは、半導体基板の
非接合主面（裏面）にシリコン酸化膜と、それを覆うポ
リシリコン又は窒化シリコンとからなる保護膜を配設
し、この保護膜と半導体基板１との間のストレスを、内
部絶縁膜２と半導体基板１との間のストレスにより相殺
して、半導体基板１の反りを低減するものである。
非接合主面（裏面）にシリコン酸化膜と、それを覆うポ
リシリコン又は窒化シリコンとからなる保護膜を配設
し、この保護膜と半導体基板１との間のストレスを、内
部絶縁膜２と半導体基板１との間のストレスにより相殺
して、半導体基板１の反りを低減するものである。
【０００４】しかしながら、この従来技術では裏面の酸
化膜は簡単に形成できるものの、新たにポリシリコン膜
と窒化シリコン膜とのどちらか片方を裏面にだけ設ける
工程が必要となり、容易ではなかった。また、上記両ス
トレスのバランスを取ることも簡単ではなかった。本発
明は、上記実情に鑑みてなされたものであり、トレンチ
分離接合式ＳＯＩ半導体装置において、工程増加を抑止
しつつ半導体基板の反りを低減することを、その目的と
している。
化膜は簡単に形成できるものの、新たにポリシリコン膜
と窒化シリコン膜とのどちらか片方を裏面にだけ設ける
工程が必要となり、容易ではなかった。また、上記両ス
トレスのバランスを取ることも簡単ではなかった。本発
明は、上記実情に鑑みてなされたものであり、トレンチ
分離接合式ＳＯＩ半導体装置において、工程増加を抑止
しつつ半導体基板の反りを低減することを、その目的と
している。
【０００５】
【課題を解決するための手段】本発明の接合式ＳＯＩ半
導体装置の製造方法は、非接合主面に外部絶縁膜を有す
る基台用の半導体基板と素子形成用の半導体層とを内部
絶縁膜を挟んで接合した後、前記半導体層の表面にトレ
ンチ形成用マスクとしての窒化シリコン膜を形成し、前
記窒化シリコン膜形成時に前記外部絶縁膜上に付着した
窒化シリコン膜を除去し、前記半導体層上の前記窒化シ
リコン膜をマスクとして前記半導体層をトレンチし、ト
レンチにポリシリコンを埋設して誘電体分離構造の島状
半導体領域を形成することを特徴としている。
導体装置の製造方法は、非接合主面に外部絶縁膜を有す
る基台用の半導体基板と素子形成用の半導体層とを内部
絶縁膜を挟んで接合した後、前記半導体層の表面にトレ
ンチ形成用マスクとしての窒化シリコン膜を形成し、前
記窒化シリコン膜形成時に前記外部絶縁膜上に付着した
窒化シリコン膜を除去し、前記半導体層上の前記窒化シ
リコン膜をマスクとして前記半導体層をトレンチし、ト
レンチにポリシリコンを埋設して誘電体分離構造の島状
半導体領域を形成することを特徴としている。
【０００６】好適な態様において、前記ポリシリコン埋
設時に前記外部絶縁膜上に付着したポリシリコンを前記
ポリシリコン埋設後に除去し、その後、前記島状半導体
領域に素子を形成する。好適な態様において、前記外部
絶縁膜及び前記内部絶縁膜は、同素材にて同厚に形成さ
れるシリコン酸化膜からなる。
設時に前記外部絶縁膜上に付着したポリシリコンを前記
ポリシリコン埋設後に除去し、その後、前記島状半導体
領域に素子を形成する。好適な態様において、前記外部
絶縁膜及び前記内部絶縁膜は、同素材にて同厚に形成さ
れるシリコン酸化膜からなる。
【０００７】好適な態様において、前記外部絶縁膜及び
前記内部絶縁膜として、前記接合前に、前記半導体基板
にシリコン酸化膜を同一工程で形成する。 ＳＯＩ半導体装置の製造方法。 本発明の接合式ＳＯＩ半導体装置は、非接合主面に外部
絶縁膜を有する基台用の半導体基板と素子形成用の半導
体層とを内部絶縁膜を挟んで接合してなる接合式ＳＯＩ
半導体装置において、前記外部絶縁膜及び前記内部絶縁
膜は、同素材にて同厚に形成されることを特徴としてい
る。
前記内部絶縁膜として、前記接合前に、前記半導体基板
にシリコン酸化膜を同一工程で形成する。 ＳＯＩ半導体装置の製造方法。 本発明の接合式ＳＯＩ半導体装置は、非接合主面に外部
絶縁膜を有する基台用の半導体基板と素子形成用の半導
体層とを内部絶縁膜を挟んで接合してなる接合式ＳＯＩ
半導体装置において、前記外部絶縁膜及び前記内部絶縁
膜は、同素材にて同厚に形成されることを特徴としてい
る。
【０００８】なお、窒化シリコン膜はトレンチ（分離
溝）形成用のマスクの一部であればよく、窒化シリコン
膜の上に例えばＣＶＤシリコン酸化膜などのマスクを形
成することは当然可能である。
溝）形成用のマスクの一部であればよく、窒化シリコン
膜の上に例えばＣＶＤシリコン酸化膜などのマスクを形
成することは当然可能である。
【０００９】
【作用及び発明の効果】本発明の製造方法では、非接合
主面に外部絶縁膜を有する半導体基板と半導体層とを内
部絶縁膜を挟んで接合してなる接合基板において、半導
体層にトレンチを形成するためのマスクとしての窒化シ
リコン膜を形成した後、外部絶縁膜上に付着した窒化シ
リコン膜を除去する。
主面に外部絶縁膜を有する半導体基板と半導体層とを内
部絶縁膜を挟んで接合してなる接合基板において、半導
体層にトレンチを形成するためのマスクとしての窒化シ
リコン膜を形成した後、外部絶縁膜上に付着した窒化シ
リコン膜を除去する。
【００１０】このようにすれば、外部絶縁膜上の窒化シ
リコン膜を除去する工程は増加するものの、この硬い窒
化シリコン膜と半導体基板との熱膨張率の差による半導
体基板の反りを防止することができる。好適な態様にお
いて、ポリシリコン埋設時に外部絶縁膜上に付着したポ
リシリコンもトレンチ埋設後に除去する。
リコン膜を除去する工程は増加するものの、この硬い窒
化シリコン膜と半導体基板との熱膨張率の差による半導
体基板の反りを防止することができる。好適な態様にお
いて、ポリシリコン埋設時に外部絶縁膜上に付着したポ
リシリコンもトレンチ埋設後に除去する。
【００１１】このようにすれば、半導体基板の両主面に
は最初に成膜された内部絶縁膜及び外部絶縁膜だけとな
り、これら両絶縁膜の厚さ、素材を合わせることによ
り、半導体基板と両絶縁膜との間の反りを簡単にバラン
スさせることができ、反りを容易に低減することができ
る。好適な態様において、外部絶縁膜及び前記内部絶縁
膜は、同素材にて同厚に形成されるシリコン酸化膜から
なる。このようにすれば、両シリコン酸化膜と半導体基
板との間のストレスは互いに相殺し、かつ、これらシリ
コン酸化膜は容易に同一工程で形成可能であるので、製
造工程が簡単となる。
は最初に成膜された内部絶縁膜及び外部絶縁膜だけとな
り、これら両絶縁膜の厚さ、素材を合わせることによ
り、半導体基板と両絶縁膜との間の反りを簡単にバラン
スさせることができ、反りを容易に低減することができ
る。好適な態様において、外部絶縁膜及び前記内部絶縁
膜は、同素材にて同厚に形成されるシリコン酸化膜から
なる。このようにすれば、両シリコン酸化膜と半導体基
板との間のストレスは互いに相殺し、かつ、これらシリ
コン酸化膜は容易に同一工程で形成可能であるので、製
造工程が簡単となる。
【００１２】好適な態様において、接合前に半導体基板
の両主面にシリコン酸化膜を同一工程で形成する。この
ようにすればこれら外部絶縁膜及び内部絶縁膜は何ら複
雑な工程を採用することなく同素材にて同厚に形成さ
れ、その結果、上記した半導体基板の両側のストレスは
互いに相殺し、反りは防止される。本発明の接合式ＳＯ
Ｉ半導体装置では、内部絶縁膜と同素材にて同厚、同密
度の外部絶縁膜が、半導体基板の非接合主面（裏面）に
成膜される。
の両主面にシリコン酸化膜を同一工程で形成する。この
ようにすればこれら外部絶縁膜及び内部絶縁膜は何ら複
雑な工程を採用することなく同素材にて同厚に形成さ
れ、その結果、上記した半導体基板の両側のストレスは
互いに相殺し、反りは防止される。本発明の接合式ＳＯ
Ｉ半導体装置では、内部絶縁膜と同素材にて同厚、同密
度の外部絶縁膜が、半導体基板の非接合主面（裏面）に
成膜される。
【００１３】このようにすれば、上記したように内部絶
縁膜による半導体基板の反りを製造工程の複雑化を回避
しつつ良好に防止することができる。
縁膜による半導体基板の反りを製造工程の複雑化を回避
しつつ良好に防止することができる。
【００１４】
【実施例】以下、本発明を図に基づき説明する。 （第１実施例）Ｐ- 型の第１の単結晶シリコン基板１の
一方の主面に鏡面研磨を施した後、熱酸化を施しそれぞ
れ同厚の絶縁膜（シリコン酸化膜）２、５を形成する。
そして、この第１のシリコン基板１表面の絶縁膜２側
に、鏡面研磨された主面を有する第２の単結晶シリコン
基板３を充分に清浄な雰囲気下で密着、加熱して、それ
ぞれのシリコン基板１、３で絶縁膜２を挟むように一体
に接合する。これにより、第１のシリコン基板１上に絶
縁膜２を介して第２のシリコン基板３を接合して構成さ
れたＳＯＩ基板が作製される（図１参照）。なお、図１
中、４は接合を施す前に第２のＮ- 型シリコン基板３表
面よりドーピングすることにより形成したＮ型の高濃度
不純物（Ｓｂ）層である。したがって、Ｎ- 型シリコン
基板３及びＮ型の高濃度不純物（Ｓｂ）層４は本発明で
いう半導体層をなす。
一方の主面に鏡面研磨を施した後、熱酸化を施しそれぞ
れ同厚の絶縁膜（シリコン酸化膜）２、５を形成する。
そして、この第１のシリコン基板１表面の絶縁膜２側
に、鏡面研磨された主面を有する第２の単結晶シリコン
基板３を充分に清浄な雰囲気下で密着、加熱して、それ
ぞれのシリコン基板１、３で絶縁膜２を挟むように一体
に接合する。これにより、第１のシリコン基板１上に絶
縁膜２を介して第２のシリコン基板３を接合して構成さ
れたＳＯＩ基板が作製される（図１参照）。なお、図１
中、４は接合を施す前に第２のＮ- 型シリコン基板３表
面よりドーピングすることにより形成したＮ型の高濃度
不純物（Ｓｂ）層である。したがって、Ｎ- 型シリコン
基板３及びＮ型の高濃度不純物（Ｓｂ）層４は本発明で
いう半導体層をなす。
【００１５】そして、第２のシリコン基板３側の表面に
パッド酸化膜８ａを熱酸化にて形成し、さらにその表面
に第１の絶縁層としてのＳｉ3 Ｎ4 膜９及び第２の絶縁
層としてのＳｉＯ2 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ2 膜
１０を緻密化する。次に、Ｓｉ3 Ｎ4 膜（本発明でいう
窒化シリコン膜）９を通常のエッチャントを用いて除去
する（図２、図３参照）。ただし、絶縁膜５は残す。
ここで、Ｓｉ3 Ｎ4 膜９を形成するのは、ＳｉＯ2 膜１
０のエッチング除去時にＳｉ3 Ｎ4 膜９によりその下層
にあるパッド酸化膜８ａあるいは絶縁膜１３等の酸化膜
がエッチングされるのを抑止するためである。
パッド酸化膜８ａを熱酸化にて形成し、さらにその表面
に第１の絶縁層としてのＳｉ3 Ｎ4 膜９及び第２の絶縁
層としてのＳｉＯ2 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ2 膜
１０を緻密化する。次に、Ｓｉ3 Ｎ4 膜（本発明でいう
窒化シリコン膜）９を通常のエッチャントを用いて除去
する（図２、図３参照）。ただし、絶縁膜５は残す。
ここで、Ｓｉ3 Ｎ4 膜９を形成するのは、ＳｉＯ2 膜１
０のエッチング除去時にＳｉ3 Ｎ4 膜９によりその下層
にあるパッド酸化膜８ａあるいは絶縁膜１３等の酸化膜
がエッチングされるのを抑止するためである。
【００１６】次に、表面側に図示しないレジストを堆積
し、公知のフォトリングラフィ処理とエッチングガスと
してＣＦ4 ，ＣＨＦ3 系ガスを用いたＲ．Ｉ．Ｅ処理を
施し、ＳｉＯ2 膜１０を表面に形成されたレジストをマ
スクとして、ＳｉＯ2 膜１０，Ｓｉ3 Ｎ4 膜９及びパッ
ド酸化膜８ａをシリコン基板３の表面に達するまで選択
的にエッチングして開口１１を形成する（図４参照）。
なお、図４はレジスト剥離後の状態を示している。
し、公知のフォトリングラフィ処理とエッチングガスと
してＣＦ4 ，ＣＨＦ3 系ガスを用いたＲ．Ｉ．Ｅ処理を
施し、ＳｉＯ2 膜１０を表面に形成されたレジストをマ
スクとして、ＳｉＯ2 膜１０，Ｓｉ3 Ｎ4 膜９及びパッ
ド酸化膜８ａをシリコン基板３の表面に達するまで選択
的にエッチングして開口１１を形成する（図４参照）。
なお、図４はレジスト剥離後の状態を示している。
【００１７】次に、ＳｉＯ2 膜１０をマスクにしてエッ
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングす
る。ＳｉＯ2 膜１０とシリコン基板３とのエッチング選
択比により良好に分離溝（トレンチ）１２が絶縁膜２に
達するように、前工程におけるＳｉＯ2 膜１０の堆積厚
さが決定されている。
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングす
る。ＳｉＯ2 膜１０とシリコン基板３とのエッチング選
択比により良好に分離溝（トレンチ）１２が絶縁膜２に
達するように、前工程におけるＳｉＯ2 膜１０の堆積厚
さが決定されている。
【００１８】次に、分離溝１２の内壁面にＣ．Ｄ．Ｅ処
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ4 ，Ｏ
2 ，Ｎ2 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ4 ，Ｏ
2 ，Ｎ2 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。
【００１９】次に、Ｃ．Ｄ．Ｅ処理した分離溝１２の内
壁面をアニール処理する。このアニール処理は、例え
ば、Ｎ2 雰囲気下において１０００℃の温度で３０分間
加熱することにより行う。次に、アニール処理した分離
溝１２の内壁面を犠牲酸化処理するようにしてもよい。
この犠牲酸化処理は、例えば１０００℃のドライ酸化に
より５００Åの犠牲酸化膜を形成後、この犠牲酸化膜を
フッ酸で除去するようにする。
壁面をアニール処理する。このアニール処理は、例え
ば、Ｎ2 雰囲気下において１０００℃の温度で３０分間
加熱することにより行う。次に、アニール処理した分離
溝１２の内壁面を犠牲酸化処理するようにしてもよい。
この犠牲酸化処理は、例えば１０００℃のドライ酸化に
より５００Åの犠牲酸化膜を形成後、この犠牲酸化膜を
フッ酸で除去するようにする。
【００２０】そして、分離溝１２の内壁面に例えば１０
５０℃のウェット熱酸化により絶縁被膜１３を形成し、
続いてポリシリコン１４をＬＰーＣＶＤ法により堆積す
る。このとき、ポリシリコン１４は分離溝１２内を埋設
するとともにＳｉＯ2 膜１０上及び裏面側の絶縁膜５上
にも堆積することになる（図４参照）。次に、ドライエ
ッチング処理により、ＳｉＯ2 膜１０の上に堆積した余
分なポリシリコン１４をドライエッチングによりエッチ
ングバック（１回目）する（図５参照）。この時、分離
溝１２内に残るポリシリコン１４の上端はＳｉ3 Ｎ4 膜
９より上部になるようエッチングをストップさせる。
５０℃のウェット熱酸化により絶縁被膜１３を形成し、
続いてポリシリコン１４をＬＰーＣＶＤ法により堆積す
る。このとき、ポリシリコン１４は分離溝１２内を埋設
するとともにＳｉＯ2 膜１０上及び裏面側の絶縁膜５上
にも堆積することになる（図４参照）。次に、ドライエ
ッチング処理により、ＳｉＯ2 膜１０の上に堆積した余
分なポリシリコン１４をドライエッチングによりエッチ
ングバック（１回目）する（図５参照）。この時、分離
溝１２内に残るポリシリコン１４の上端はＳｉ3 Ｎ4 膜
９より上部になるようエッチングをストップさせる。
【００２１】次に、フッ素溶液によるウェットエッチン
グ処理によりＳｉＯ2 膜１０をエッチング除去する。こ
の時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4 膜９より上部
に上端がくるように残した多結晶シリコン１４とがエッ
チングストッパとなり、パッド酸化膜８ａ及び分離溝１
２の内壁面に形成された絶縁被膜１３はエッチングされ
ない。
グ処理によりＳｉＯ2 膜１０をエッチング除去する。こ
の時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4 膜９より上部
に上端がくるように残した多結晶シリコン１４とがエッ
チングストッパとなり、パッド酸化膜８ａ及び分離溝１
２の内壁面に形成された絶縁被膜１３はエッチングされ
ない。
【００２２】次に、ドライエッチング処理により、分離
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する。この時、次工程でポリシリコン１４の
上側に後述する熱酸化膜１５を成長させたときに、熱酸
化膜１５と周囲のパッド酸化膜８ａとが同一高さとなる
ように、ポリシリコン１４の上端はパッド酸化膜８ａの
上端から０．３μｍ程度下側となるよう制御するのが望
ましい。
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する。この時、次工程でポリシリコン１４の
上側に後述する熱酸化膜１５を成長させたときに、熱酸
化膜１５と周囲のパッド酸化膜８ａとが同一高さとなる
ように、ポリシリコン１４の上端はパッド酸化膜８ａの
上端から０．３μｍ程度下側となるよう制御するのが望
ましい。
【００２３】次いで、分離溝１２内に埋め込まれたポリ
シリコンシリコン１４の上部をＳｉ 3 Ｎ4 膜９により選
択的に熱酸化して酸化膜１５を成長させ（図６参照）、
その後、Ｓｉ3 Ｎ4 膜９をエッチング除去する（図７参
照）。図７からも明らかなように、分離溝１２部分にお
ける段差が低減される。そして、公知のフォトリングラ
フィ、不純物拡散工程により、Ｐウエル領域６、Ｎウエ
ル領域（図示せず）を第２のシリコン基板３側に形成す
る。この後、第２のシリコン基板３側の表面に、フィー
ルド酸化膜８をＬＯＣＯＳ（Local Oxidation of Silic
on）法により形成する。なお、ＬＯＣＯＳ法は、基板表
面の所定部位に酸化抑制膜としてのＳｉ3 Ｎ4 膜を再び
形成した後、該Ｓｉ3 Ｎ4 膜が形成されていない部位を
熱酸化などにより酸化して厚いフィールド酸化膜８を形
成するもので、ＬＯＣＯＳ法による酸化後、上記Ｓｉ3
Ｎ4 膜はＨ3 ＰＯ4 により除去される。
シリコンシリコン１４の上部をＳｉ 3 Ｎ4 膜９により選
択的に熱酸化して酸化膜１５を成長させ（図６参照）、
その後、Ｓｉ3 Ｎ4 膜９をエッチング除去する（図７参
照）。図７からも明らかなように、分離溝１２部分にお
ける段差が低減される。そして、公知のフォトリングラ
フィ、不純物拡散工程により、Ｐウエル領域６、Ｎウエ
ル領域（図示せず）を第２のシリコン基板３側に形成す
る。この後、第２のシリコン基板３側の表面に、フィー
ルド酸化膜８をＬＯＣＯＳ（Local Oxidation of Silic
on）法により形成する。なお、ＬＯＣＯＳ法は、基板表
面の所定部位に酸化抑制膜としてのＳｉ3 Ｎ4 膜を再び
形成した後、該Ｓｉ3 Ｎ4 膜が形成されていない部位を
熱酸化などにより酸化して厚いフィールド酸化膜８を形
成するもので、ＬＯＣＯＳ法による酸化後、上記Ｓｉ3
Ｎ4 膜はＨ3 ＰＯ4 により除去される。
【００２４】このＬＯＣＯＳ法による酸化時（ＬＯＣＯ
Ｓ酸化を行わずにフィールド酸化膜を形成する場合に
は、このフィールド酸化膜形成時に）、裏面のポリシリ
コン層１４の表面部が酸化されて、シリコン酸化膜８０
となる。次に、パッド酸化膜８ａ除去後、薄いゲ−ト酸
化膜を形成し、ＬＰーＣＶＤ処理、フォトリングラフィ
及びエッチング処理を施すことによりポリシリコン配線
（ゲ−ト電極）１６を形成し、さらに選択ドーピングに
よりＰ+ 拡散層１７、Ｎ + 拡散層１８を形成する。
Ｓ酸化を行わずにフィールド酸化膜を形成する場合に
は、このフィールド酸化膜形成時に）、裏面のポリシリ
コン層１４の表面部が酸化されて、シリコン酸化膜８０
となる。次に、パッド酸化膜８ａ除去後、薄いゲ−ト酸
化膜を形成し、ＬＰーＣＶＤ処理、フォトリングラフィ
及びエッチング処理を施すことによりポリシリコン配線
（ゲ−ト電極）１６を形成し、さらに選択ドーピングに
よりＰ+ 拡散層１７、Ｎ + 拡散層１８を形成する。
【００２５】続いてＰＳＧ，ＢＰＳＧ等の層間絶縁膜
（図示せず）を堆積し、必要な部分にコンタクトホール
を形成し、Ａｌ配線（図示せず）、プラズマＣＶＤによ
る窒化膜等よりなる保護膜（図示せず）を形成して、Ｃ
ＭＯＳトランジスタ、バイポーラトランジスタを複合化
したＢｉーＣＭＯＳ半導体装置（図８参照）が製造され
る。
（図示せず）を堆積し、必要な部分にコンタクトホール
を形成し、Ａｌ配線（図示せず）、プラズマＣＶＤによ
る窒化膜等よりなる保護膜（図示せず）を形成して、Ｃ
ＭＯＳトランジスタ、バイポーラトランジスタを複合化
したＢｉーＣＭＯＳ半導体装置（図８参照）が製造され
る。
【００２６】本実施例の装置の作用効果を説明する。上
記説明したように、本実施例では、裏面側に付着したＳ
ｉ3 Ｎ4 膜９を除去する工程を追加している（図３参
照）。従来は、このＳｉ3 Ｎ4 膜９は絶縁膜５を覆って
好ましくない汚染物質の侵入を保護できるとの期待から
それを積極的に削除することは行われていなかった。
記説明したように、本実施例では、裏面側に付着したＳ
ｉ3 Ｎ4 膜９を除去する工程を追加している（図３参
照）。従来は、このＳｉ3 Ｎ4 膜９は絶縁膜５を覆って
好ましくない汚染物質の侵入を保護できるとの期待から
それを積極的に削除することは行われていなかった。
【００２７】しかし、この裏面側のＳｉ3 Ｎ4 膜９の除
去により、基板１の反りが大幅に低減できることがわか
った。図９に試験結果を示す。本実施例品２０枚及びＳ
ｉ3 Ｎ4 膜９を有する他は同じ工程で形成された従来品
２０枚の各反り量を市販のフラットネステスターを用い
て測定した。本実施例品の最大反り量は５０μｍ、最小
反り量は２０μｍ、平均反り量は４０μｍであった。こ
れに対し、従来品の最大反り量は２００μｍ、最小反り
量は１２０μｍ、平均反り量は１６５μｍであった。し
たがって、本実施例によれば、簡単に反り量を低減でき
ることがわかる。
去により、基板１の反りが大幅に低減できることがわか
った。図９に試験結果を示す。本実施例品２０枚及びＳ
ｉ3 Ｎ4 膜９を有する他は同じ工程で形成された従来品
２０枚の各反り量を市販のフラットネステスターを用い
て測定した。本実施例品の最大反り量は５０μｍ、最小
反り量は２０μｍ、平均反り量は４０μｍであった。こ
れに対し、従来品の最大反り量は２００μｍ、最小反り
量は１２０μｍ、平均反り量は１６５μｍであった。し
たがって、本実施例によれば、簡単に反り量を低減でき
ることがわかる。
【００２８】このようにすれば、基板１の両側に同圧、
同密度の酸化膜２、５ができている、さらにＬＯＣＯＳ
酸化により酸化膜８、８０ができている。これら絶縁膜
２、５、８、８０と基板１との間の熱膨張率の差による
ストレスは等しいので反りは格段に低減される。次に、
このＳｉ3 Ｎ4 膜９を用いる意味を説明する。
同密度の酸化膜２、５ができている、さらにＬＯＣＯＳ
酸化により酸化膜８、８０ができている。これら絶縁膜
２、５、８、８０と基板１との間の熱膨張率の差による
ストレスは等しいので反りは格段に低減される。次に、
このＳｉ3 Ｎ4 膜９を用いる意味を説明する。
【００２９】本実施例の製造方法によれば、分離溝１２
部分において、ＳｉＯ2 膜１０のエッチング除去時にＳ
ｉ3 Ｎ4 膜９および多結晶シリコン１４によりその下層
にあるパッド酸化膜８ａあるいは絶縁膜１３等の酸化膜
へのエッチング進行が防止される。従って、分離溝１２
部分の段差は形成されることはなく、平坦な形状が得ら
れるので、ポリシリコン配線１６やＡｌ配線の段差切
れ、ショートといった問題を解決することができる。 （第２実施例）他の実施例を図１０〜図１２を参照して
説明する。
部分において、ＳｉＯ2 膜１０のエッチング除去時にＳ
ｉ3 Ｎ4 膜９および多結晶シリコン１４によりその下層
にあるパッド酸化膜８ａあるいは絶縁膜１３等の酸化膜
へのエッチング進行が防止される。従って、分離溝１２
部分の段差は形成されることはなく、平坦な形状が得ら
れるので、ポリシリコン配線１６やＡｌ配線の段差切
れ、ショートといった問題を解決することができる。 （第２実施例）他の実施例を図１０〜図１２を参照して
説明する。
【００３０】まず、図５に示す工程すなわち第一回のエ
ッチングバックまでは、実施例１と同じである。この
時、分離溝１２内に残るポリシリコン１４の上端はＳｉ
3 Ｎ4膜９より上部にでている。次に、ドライエッチン
グ処理により、裏面の絶縁膜５上に堆積した余分なポリ
シリコン１４をドライエッチングにより除去する（図１
０参照）。又は、シリコン酸化膜１０をエッチングした
後、裏面のポリシリコン１２をドライエッチングにより
除去してもよい。
ッチングバックまでは、実施例１と同じである。この
時、分離溝１２内に残るポリシリコン１４の上端はＳｉ
3 Ｎ4膜９より上部にでている。次に、ドライエッチン
グ処理により、裏面の絶縁膜５上に堆積した余分なポリ
シリコン１４をドライエッチングにより除去する（図１
０参照）。又は、シリコン酸化膜１０をエッチングした
後、裏面のポリシリコン１２をドライエッチングにより
除去してもよい。
【００３１】以下の工程は実施例１と同じであり、ま
ず、フッ素溶液によるウェットエッチング処理によりＳ
ｉＯ2 膜１０をエッチング除去する。この時、Ｓｉ3 Ｎ
4 膜９と、このＳｉ3 Ｎ4 膜９より上部に上端がくるよ
うに残した多結晶シリコン１４とがエッチングストッパ
となり、パッド酸化膜８ａ及び分離溝１２の内壁面に形
成された絶縁被膜１３はエッチングされない。
ず、フッ素溶液によるウェットエッチング処理によりＳ
ｉＯ2 膜１０をエッチング除去する。この時、Ｓｉ3 Ｎ
4 膜９と、このＳｉ3 Ｎ4 膜９より上部に上端がくるよ
うに残した多結晶シリコン１４とがエッチングストッパ
となり、パッド酸化膜８ａ及び分離溝１２の内壁面に形
成された絶縁被膜１３はエッチングされない。
【００３２】次に、ドライエッチング処理により、分離
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する。この時、次工程でポリシリコン１４の
上側に後述する熱酸化膜１５を成長させたときに、熱酸
化膜１５と周囲のパッド酸化膜８ａとが同一高さとなる
ように、ポリシリコン１４の上端はパッド酸化膜８ａの
上端から０．３μｍ程度下側となるよう制御するのが望
ましい。
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する。この時、次工程でポリシリコン１４の
上側に後述する熱酸化膜１５を成長させたときに、熱酸
化膜１５と周囲のパッド酸化膜８ａとが同一高さとなる
ように、ポリシリコン１４の上端はパッド酸化膜８ａの
上端から０．３μｍ程度下側となるよう制御するのが望
ましい。
【００３３】次いで、分離溝１２内に埋め込まれたポリ
シリコンシリコン１４の上部をＳｉ 3 Ｎ4 膜９により選
択的に熱酸化して酸化膜１５を成長させ（図６参照）、
その後、Ｓｉ3 Ｎ4 膜９をエッチング除去する（図７参
照）。図７からも明らかなように、分離溝１２部分にお
ける段差が低減される。そして、公知のフォトリングラ
フィ、不純物拡散工程により、Ｐウエル領域６、Ｎウエ
ル領域（図示せず）を第２のシリコン基板３側に形成す
る。この後、第２のシリコン基板３側の表面に、フィー
ルド酸化膜８をＬＯＣＯＳ（Local Oxidation of Silic
on）法により形成する。なお、ＬＯＣＯＳ法は、基板表
面の所定部位に酸化抑制膜としてのＳｉ3 Ｎ4 膜を再び
形成した後、該Ｓｉ3 Ｎ4 膜が形成されていない部位を
熱酸化などにより酸化して厚いフィールド酸化膜８を形
成するもので、ＬＯＣＯＳ法による酸化後、上記Ｓｉ3
Ｎ4 膜はＨ3 ＰＯ4 により除去される。
シリコンシリコン１４の上部をＳｉ 3 Ｎ4 膜９により選
択的に熱酸化して酸化膜１５を成長させ（図６参照）、
その後、Ｓｉ3 Ｎ4 膜９をエッチング除去する（図７参
照）。図７からも明らかなように、分離溝１２部分にお
ける段差が低減される。そして、公知のフォトリングラ
フィ、不純物拡散工程により、Ｐウエル領域６、Ｎウエ
ル領域（図示せず）を第２のシリコン基板３側に形成す
る。この後、第２のシリコン基板３側の表面に、フィー
ルド酸化膜８をＬＯＣＯＳ（Local Oxidation of Silic
on）法により形成する。なお、ＬＯＣＯＳ法は、基板表
面の所定部位に酸化抑制膜としてのＳｉ3 Ｎ4 膜を再び
形成した後、該Ｓｉ3 Ｎ4 膜が形成されていない部位を
熱酸化などにより酸化して厚いフィールド酸化膜８を形
成するもので、ＬＯＣＯＳ法による酸化後、上記Ｓｉ3
Ｎ4 膜はＨ3 ＰＯ4 により除去される。
【００３４】当然、このＬＯＣＯＳ法による酸化後（Ｌ
ＯＣＯＳ酸化を行わずにフィールド酸化膜を形成する場
合にはこのフィールド酸化膜形成時に）、裏面には絶縁
膜５が露出したままとなる。次に、パッド酸化膜８ａ除
去後、薄いゲ−ト酸化膜を形成し、ＬＰーＣＶＤ処理、
フォトリングラフィ及びエッチング処理を施すことによ
りポリシリコン配線（ゲ−ト電極）１６を形成し、さら
に選択ドーピングによりＰ+ 拡散層１７、Ｎ + 拡散層１
８を形成する。
ＯＣＯＳ酸化を行わずにフィールド酸化膜を形成する場
合にはこのフィールド酸化膜形成時に）、裏面には絶縁
膜５が露出したままとなる。次に、パッド酸化膜８ａ除
去後、薄いゲ−ト酸化膜を形成し、ＬＰーＣＶＤ処理、
フォトリングラフィ及びエッチング処理を施すことによ
りポリシリコン配線（ゲ−ト電極）１６を形成し、さら
に選択ドーピングによりＰ+ 拡散層１７、Ｎ + 拡散層１
８を形成する。
【００３５】続いてＰＳＧ，ＢＰＳＧ等の層間絶縁膜
（図示せず）を堆積し、必要な部分にコンタクトホール
を形成し、Ａｌ配線（図示せず）、プラズマＣＶＤによ
る窒化膜等よりなる保護膜（図示せず）を形成して、Ｃ
ＭＯＳトランジスタ、バイポーラトランジスタを複合化
したＢｉーＣＭＯＳ半導体装置（図１１参照）が製造さ
れる。
（図示せず）を堆積し、必要な部分にコンタクトホール
を形成し、Ａｌ配線（図示せず）、プラズマＣＶＤによ
る窒化膜等よりなる保護膜（図示せず）を形成して、Ｃ
ＭＯＳトランジスタ、バイポーラトランジスタを複合化
したＢｉーＣＭＯＳ半導体装置（図１１参照）が製造さ
れる。
【００３６】本実施例の装置の作用効果を説明する。上
記説明したように、本実施例では、裏面側に付着したＳ
ｉ3 Ｎ4 膜９を除去する工程を追加している（図２参
照）。更に、裏面側に付着したポリシリコン１４を除去
する工程を追加している（図１０参照）。このようにし
ても、基板の反りを良好に低減できる。
記説明したように、本実施例では、裏面側に付着したＳ
ｉ3 Ｎ4 膜９を除去する工程を追加している（図２参
照）。更に、裏面側に付着したポリシリコン１４を除去
する工程を追加している（図１０参照）。このようにし
ても、基板の反りを良好に低減できる。
【図１】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図２】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図３】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図４】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図５】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図６】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図７】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図８】本発明の第１実施例の製造方法を適用したＳＯ
Ｉ基板の製造工程を順に説明する断面図である。
Ｉ基板の製造工程を順に説明する断面図である。
【図９】第１実施例品と従来品との反り量を試験した結
果を示す図である。
果を示す図である。
【図１０】本発明の第２実施例の製造方法を適用したＳ
ＯＩ基板の製造工程を順に説明する断面図である。
ＯＩ基板の製造工程を順に説明する断面図である。
【図１１】本発明の第２実施例の製造方法を適用したＳ
ＯＩ基板の製造工程を順に説明する断面図である。
ＯＩ基板の製造工程を順に説明する断面図である。
１は第１のシリコン基板（半導体基板）、２は絶縁膜
（内部絶縁膜）、３は第１のシリコン基板（半導体
層）、９はＳｉ3 Ｎ4 膜（窒化シリコン膜）、１４はポ
リシリコン、５は絶縁膜（外部絶縁膜）。
（内部絶縁膜）、３は第１のシリコン基板（半導体
層）、９はＳｉ3 Ｎ4 膜（窒化シリコン膜）、１４はポ
リシリコン、５は絶縁膜（外部絶縁膜）。
Claims (5)
- 【請求項１】非接合主面に外部絶縁膜を有する基台用の
半導体基板と素子形成用の半導体層とを内部絶縁膜を挟
んで接合した後、前記半導体層の表面にトレンチ形成用
マスクとしての窒化シリコン膜を形成し、 前記窒化シリコン膜形成時に前記外部絶縁膜上に付着し
た窒化シリコン膜を除去し、 前記半導体層上の前記窒化シリコン膜をマスクとして前
記半導体層をトレンチし、トレンチにポリシリコンを埋
設して誘電体分離構造の島状半導体領域を形成すること
を特徴とする接合式ＳＯＩ半導体装置の製造方法。 - 【請求項２】前記ポリシリコン埋設時に前記外部絶縁膜
上に付着したポリシリコンを前記ポリシリコン埋設後に
除去し、その後、前記島状半導体領域に素子を形成する
請求項１記載の接合式ＳＯＩ半導体装置の製造方法。 - 【請求項３】前記外部絶縁膜及び前記内部絶縁膜は、同
素材にて同厚に形成されるシリコン酸化膜からなる請求
項２記載の接合式ＳＯＩ半導体装置の製造方法。 - 【請求項４】前記外部絶縁膜及び前記内部絶縁膜とし
て、前記接合前に、前記半導体基板にシリコン酸化膜を
同一工程で形成する請求項３記載の接合式ＳＯＩ半導体
装置の製造方法。 - 【請求項５】非接合主面に外部絶縁膜を有する基台用の
半導体基板と素子形成用の半導体層とを内部絶縁膜を挟
んで接合してなる接合式ＳＯＩ半導体装置において、前
記外部絶縁膜及び前記内部絶縁膜は、同素材にて同厚に
形成されることを特徴とする接合式ＳＯＩ半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296894A JP3033412B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
| DE4441542A DE4441542B8 (de) | 1993-11-26 | 1994-11-22 | SOI-Halbleitervorrichtung mit Inselbereichen und Verfahren zu deren Herstellung |
| US08/346,255 US5599722A (en) | 1993-11-26 | 1994-11-23 | SOI semiconductor device and method of producing same wherein warpage is reduced in the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296894A JP3033412B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153835A true JPH07153835A (ja) | 1995-06-16 |
| JP3033412B2 JP3033412B2 (ja) | 2000-04-17 |
Family
ID=17839546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296894A Expired - Lifetime JP3033412B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5599722A (ja) |
| JP (1) | JP3033412B2 (ja) |
| DE (1) | DE4441542B8 (ja) |
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| GB2314970A (en) * | 1996-06-29 | 1998-01-14 | Hyundai Electronics Ind | Cmos device having a T-shaped field oxide layer |
| JP2004152920A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法及び半導体製造工程の管理方法 |
| WO2008149487A1 (ja) * | 2007-05-29 | 2008-12-11 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウェーハのシリコン酸化膜形成方法 |
| JP2009004534A (ja) * | 2007-06-21 | 2009-01-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2009200501A (ja) * | 2009-03-13 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP2012033950A (ja) * | 2011-10-03 | 2012-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
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