JPH10189573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189573A JPH10189573A JP9340910A JP34091097A JPH10189573A JP H10189573 A JPH10189573 A JP H10189573A JP 9340910 A JP9340910 A JP 9340910A JP 34091097 A JP34091097 A JP 34091097A JP H10189573 A JPH10189573 A JP H10189573A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000001590 oxidative effect Effects 0.000 claims abstract description 30
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 22
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 32
- 230000003647 oxidation Effects 0.000 claims description 25
- 238000007254 oxidation reaction Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 18
- 230000004913 activation Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000873 masking effect Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】ＤＵＶ波長で形成しにくい微細なサイズの隔離
領域を形成可能な半導体装置の製造方法を提供するこ
と。 【解決手段】半導体基板21の上面を覆う酸化防止層23を
形成する工程と、前記酸化防止層23を覆う酸化性物質層
26を形成する工程と、前記酸化性物質層26の一部を選択
的に除去して前記酸化防止層23の一部を露出させる工程
と、前記酸化性物質層26を酸化させて酸化膜27を形成し
て前記酸化防止層23の露出部位を縮小させる工程と、前
記酸化膜27をマスクとして前記酸化防止層23の露出され
た部位を除去して、素子活性領域である第２部位29を定
める、半導体基板の第１部位28を露出させる工程と、を
含んでなることを特徴とする。
領域を形成可能な半導体装置の製造方法を提供するこ
と。 【解決手段】半導体基板21の上面を覆う酸化防止層23を
形成する工程と、前記酸化防止層23を覆う酸化性物質層
26を形成する工程と、前記酸化性物質層26の一部を選択
的に除去して前記酸化防止層23の一部を露出させる工程
と、前記酸化性物質層26を酸化させて酸化膜27を形成し
て前記酸化防止層23の露出部位を縮小させる工程と、前
記酸化膜27をマスクとして前記酸化防止層23の露出され
た部位を除去して、素子活性領域である第２部位29を定
める、半導体基板の第１部位28を露出させる工程と、を
含んでなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に側面間隔の縮小が求められる高集積素子
の素子隔離構造形成に関する。
法に係り、特に側面間隔の縮小が求められる高集積素子
の素子隔離構造形成に関する。
【０００２】
【従来の技術】一定したチップサイズに半導体装置(DEV
ICE)の密度を高めるためには隔離領域の側面間隔の最大
の縮小が必要である。しかし、パターン形成のためのフ
ォトリソグラフィ(PHOTO-LITHOGRAPHY) に現在一般的に
用いられるディープＵＶ(DEEP-ULTRAVIOLET ：以下、
「ＤＵＶ」という) 波長としては、極度の側面間隔の縮
小が求められるギガＤＲＡＭ(GIGA DRAM) 級のような
高集積素子の隔離構造のパターン形成に難しいところが
ある。従って、このようなＤＵＶ波長の問題点を乗り越
えるための技術が提示されている。
ICE)の密度を高めるためには隔離領域の側面間隔の最大
の縮小が必要である。しかし、パターン形成のためのフ
ォトリソグラフィ(PHOTO-LITHOGRAPHY) に現在一般的に
用いられるディープＵＶ(DEEP-ULTRAVIOLET ：以下、
「ＤＵＶ」という) 波長としては、極度の側面間隔の縮
小が求められるギガＤＲＡＭ(GIGA DRAM) 級のような
高集積素子の隔離構造のパターン形成に難しいところが
ある。従って、このようなＤＵＶ波長の問題点を乗り越
えるための技術が提示されている。
【０００３】以下、添付図面を参照して従来の半導体装
置の製造方法を説明する。図４乃至図５は従来の半導体
装置の製造方法を説明するために半導体素子の一部を示
す工程断面図である。まず、図４（Ａ）に示すように、
シリコン基板１１上にパッド酸化膜１２と第１窒化膜１
３を順次蒸着する。続いて、図４（Ｂ）に示すように、
感光膜マスク１４を形成する。感光膜マスク１４の形成
は、第１窒化膜１３を覆う感光膜を形成した後、ＤＵＶ
波長にて露光し現像して形成する。続いて、図４（Ｃ）
に示すように、第１窒化膜１３をドライエッチングし
て、パッド酸化膜１２の一部を露出させる第１窒化膜１
３’を形成する。
置の製造方法を説明する。図４乃至図５は従来の半導体
装置の製造方法を説明するために半導体素子の一部を示
す工程断面図である。まず、図４（Ａ）に示すように、
シリコン基板１１上にパッド酸化膜１２と第１窒化膜１
３を順次蒸着する。続いて、図４（Ｂ）に示すように、
感光膜マスク１４を形成する。感光膜マスク１４の形成
は、第１窒化膜１３を覆う感光膜を形成した後、ＤＵＶ
波長にて露光し現像して形成する。続いて、図４（Ｃ）
に示すように、第１窒化膜１３をドライエッチングし
て、パッド酸化膜１２の一部を露出させる第１窒化膜１
３’を形成する。
【０００４】続いて、感光膜マスク１４を除去した後、
図５（Ａ）に示すように、全面に第２窒化膜１５を化学
気相蒸着(CHEMICAL VAPOR DEPOSITION：以下、「Ｃ
ＶＤ」という) 形成する。続いて、図５（Ｂ）に示すよ
うに、第２窒化膜１５をエッチングしてサイドウォルス
ペーサ(SIDEWALL SPACER) １５’を形成する。続い
て、図５（Ｃ）に示すように、パッド酸化膜１２の露出
された部分を除去した後、熱酸化させてフィールド酸化
膜１６を形成する。以後、サイドウォルスペーサ１５’
と第１窒化膜１３’とパッド酸化膜１２とを除去する。
図５（Ａ）に示すように、全面に第２窒化膜１５を化学
気相蒸着(CHEMICAL VAPOR DEPOSITION：以下、「Ｃ
ＶＤ」という) 形成する。続いて、図５（Ｂ）に示すよ
うに、第２窒化膜１５をエッチングしてサイドウォルス
ペーサ(SIDEWALL SPACER) １５’を形成する。続い
て、図５（Ｃ）に示すように、パッド酸化膜１２の露出
された部分を除去した後、熱酸化させてフィールド酸化
膜１６を形成する。以後、サイドウォルスペーサ１５’
と第１窒化膜１３’とパッド酸化膜１２とを除去する。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
の技術は、ＤＵＶ波長にて形成の難しい微細なパターン
を形成するためにＣＶＤ窒化膜のサイドウォルスペーサ
を用いているが、ＣＶＤ窒化膜はその形成の制御が難し
いだけでなく、以後サイドウォルスペーサを形成すると
きも制御が容易でないという短所を持つ。従って、窒化
膜サイドウォルスペーサを用いる従来の技術は臨界段階
である隔離構造の形成が変動的になることにより、歩止
まりによくない影響を及ぼす惧れがある。
の技術は、ＤＵＶ波長にて形成の難しい微細なパターン
を形成するためにＣＶＤ窒化膜のサイドウォルスペーサ
を用いているが、ＣＶＤ窒化膜はその形成の制御が難し
いだけでなく、以後サイドウォルスペーサを形成すると
きも制御が容易でないという短所を持つ。従って、窒化
膜サイドウォルスペーサを用いる従来の技術は臨界段階
である隔離構造の形成が変動的になることにより、歩止
まりによくない影響を及ぼす惧れがある。
【０００６】本発明の目的は、隔離領域パターン形成の
ためのマスクに酸化工程を利用することにより、ＤＵＶ
波長で形成しにくい微細なサイズの隔離領域形成を可能
にすることができる半導体装置の製造方法を提供するこ
とにある。
ためのマスクに酸化工程を利用することにより、ＤＵＶ
波長で形成しにくい微細なサイズの隔離領域形成を可能
にすることができる半導体装置の製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置の製造方法は、半導体基板
の上面を覆う酸化防止層を形成する工程と、前記酸化防
止層を覆う酸化性(OXKDATIVE) 物質層を形成する工程
と、前記酸化性物質層の一部を選択的に除去して前記酸
化防止層の一部を露出させる工程と、前記酸化性物質層
を酸化(OXIDATION) させて酸化膜を形成して前記酸化防
止層の露出部位を縮小させる工程と、前記酸化膜をマス
クとして前記酸化防止層の露出された部位を除去して、
素子活性領域である第２部位を定める、半導体基板の第
１部位（隔離領域）を露出させる工程と、を含んでなる
ことを特徴とする。
に、本発明による半導体装置の製造方法は、半導体基板
の上面を覆う酸化防止層を形成する工程と、前記酸化防
止層を覆う酸化性(OXKDATIVE) 物質層を形成する工程
と、前記酸化性物質層の一部を選択的に除去して前記酸
化防止層の一部を露出させる工程と、前記酸化性物質層
を酸化(OXIDATION) させて酸化膜を形成して前記酸化防
止層の露出部位を縮小させる工程と、前記酸化膜をマス
クとして前記酸化防止層の露出された部位を除去して、
素子活性領域である第２部位を定める、半導体基板の第
１部位（隔離領域）を露出させる工程と、を含んでなる
ことを特徴とする。
【０００８】なお、前記酸化性物質層の形成はポリシリ
コンを蒸着して形成することができる。このように、前
記酸化性物質層として、酸化され易いポリシリコンを用
いれば、容易に酸化膜を形成することができる。そし
て、上記の製造方法に、前記半導体基板の第１部位にト
レンチを形成する工程を追加するようにしてもよい。
コンを蒸着して形成することができる。このように、前
記酸化性物質層として、酸化され易いポリシリコンを用
いれば、容易に酸化膜を形成することができる。そし
て、上記の製造方法に、前記半導体基板の第１部位にト
レンチを形成する工程を追加するようにしてもよい。
【０００９】このように、トレンチを形成するようにす
ると、前記酸化性物質層を酸化させたときに酸化膜が上
側に成長することを抑制でき、以って半導体装置表面の
平坦性を確保することができる。更に、前記半導体基板
のトレンチによって露出された部分を熱酸化させてフィ
ールド酸化膜を形成する工程を追加するようにしてもよ
い。
ると、前記酸化性物質層を酸化させたときに酸化膜が上
側に成長することを抑制でき、以って半導体装置表面の
平坦性を確保することができる。更に、前記半導体基板
のトレンチによって露出された部分を熱酸化させてフィ
ールド酸化膜を形成する工程を追加するようにしてもよ
い。
【００１０】なお、前記半導体基板の第１部位を熱酸化
させてフィールド酸化膜を形成する工程を追加するよう
にしてもよいものである。熱酸化により酸化膜を形成す
れば、隔離性を一層良好なものとすることができる。と
ころで、前記酸化防止層の形成はシリコン窒化膜を蒸着
形成することで達成することができる。
させてフィールド酸化膜を形成する工程を追加するよう
にしてもよいものである。熱酸化により酸化膜を形成す
れば、隔離性を一層良好なものとすることができる。と
ころで、前記酸化防止層の形成はシリコン窒化膜を蒸着
形成することで達成することができる。
【００１１】窒化膜は、高い非酸化性を有するので、酸
化防止層として良好に機能できることになる。また、前
記酸化防止層の形成は、前記半導体基板の上面にパッド
酸化膜(PADOXIDE)とシリコン窒化膜を順次形成するよう
にしてもよい。前記半導体基板の上面にパッド酸化膜(P
ADOXIDE)を形成しておくようにすれば、シリコン窒化膜
形成中における損傷から前記半導体基板を保護すること
ができることとなる。
化防止層として良好に機能できることになる。また、前
記酸化防止層の形成は、前記半導体基板の上面にパッド
酸化膜(PADOXIDE)とシリコン窒化膜を順次形成するよう
にしてもよい。前記半導体基板の上面にパッド酸化膜(P
ADOXIDE)を形成しておくようにすれば、シリコン窒化膜
形成中における損傷から前記半導体基板を保護すること
ができることとなる。
【００１２】そして、本発明による半導体装置の製造方
法は、以下のようなものとすることもできる。即ち、半
導体装置の製造方法において、半導体基板の上面を覆う
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
を覆うポリシリコン層を形成する工程と、前記ポリシリ
コン層の一部を選択的に除去して前記シリコン窒化膜の
一部を露出させる工程と、前記ポリシリコン層を酸化さ
せて前記シリコン窒化膜の露出部位を縮小させるシリコ
ン酸化膜( ＳｉＯ01) を形成する工程と、前記シリコン
酸化膜をマスクとして前記シリコン窒化膜の露出された
部位を除去して、素子活性領域である第２部位を定め
る、半導体基板の第１部位を露出させる工程と、前記半
導体基板の第１部位をエッチングしてトレンチを形成す
る工程と、を含んで構成することができる。
法は、以下のようなものとすることもできる。即ち、半
導体装置の製造方法において、半導体基板の上面を覆う
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
を覆うポリシリコン層を形成する工程と、前記ポリシリ
コン層の一部を選択的に除去して前記シリコン窒化膜の
一部を露出させる工程と、前記ポリシリコン層を酸化さ
せて前記シリコン窒化膜の露出部位を縮小させるシリコ
ン酸化膜( ＳｉＯ01) を形成する工程と、前記シリコン
酸化膜をマスクとして前記シリコン窒化膜の露出された
部位を除去して、素子活性領域である第２部位を定め
る、半導体基板の第１部位を露出させる工程と、前記半
導体基板の第１部位をエッチングしてトレンチを形成す
る工程と、を含んで構成することができる。
【００１３】
【発明の実施の形態】以下、添付図面を参照して、本発
明の一実施形態について詳細に説明する。図１乃至図３
は本発明による半導体装置の製造方法の一実施形態を説
明するために半導体素子の一部を示す工程断面図であ
る。まず、図１（Ａ）に示すように、シリコン基板であ
る半導体基板２１の上面を覆う酸化防止層２３を形成す
る。酸化防止層２３にはシリコン酸化膜を蒸着形成して
適用する。また、酸化防止層２３には、酸化工程によっ
て形成されたパッド酸化膜( 図示せず) を半導体基板２
１との間に介在させた、シリコン窒化膜を適用すること
もできる。
明の一実施形態について詳細に説明する。図１乃至図３
は本発明による半導体装置の製造方法の一実施形態を説
明するために半導体素子の一部を示す工程断面図であ
る。まず、図１（Ａ）に示すように、シリコン基板であ
る半導体基板２１の上面を覆う酸化防止層２３を形成す
る。酸化防止層２３にはシリコン酸化膜を蒸着形成して
適用する。また、酸化防止層２３には、酸化工程によっ
て形成されたパッド酸化膜( 図示せず) を半導体基板２
１との間に介在させた、シリコン窒化膜を適用すること
もできる。
【００１４】続いて、図１（Ｂ）に示すように、酸化防
止層２３を覆う酸化性(OXIDATIVE)物質層２６を形成す
る。酸化性物質層２６には、酸化(OXIDATION) すると体
積の膨張する物質である、ＣＶＤで蒸着形成された、ポ
リシリコンが適用される。酸化性物質層２６の他の例と
してはゲルマニウム( Ｇｅ) などが適用される。続い
て、図１（Ｃ）に示すように、一次に隔離領域を定める
感光膜マスク２４を酸化膜物質層２６上に形成する。感
光膜マスク２４の形成は、感光膜を塗布したのち、一般
的なＤＵＶ波長にて露光し現像して形成する。
止層２３を覆う酸化性(OXIDATIVE)物質層２６を形成す
る。酸化性物質層２６には、酸化(OXIDATION) すると体
積の膨張する物質である、ＣＶＤで蒸着形成された、ポ
リシリコンが適用される。酸化性物質層２６の他の例と
してはゲルマニウム( Ｇｅ) などが適用される。続い
て、図１（Ｃ）に示すように、一次に隔離領域を定める
感光膜マスク２４を酸化膜物質層２６上に形成する。感
光膜マスク２４の形成は、感光膜を塗布したのち、一般
的なＤＵＶ波長にて露光し現像して形成する。
【００１５】続いて、図２（Ａ）に示すように、酸化性
物質層２６をエッチングして酸化防止層２３を露出させ
る酸化性物質層２６’パターンを形成する。酸化性物質
層のエッチングはプラズマエッチングガスを利用する非
等方性エッチングによって除去することが好ましい。そ
の後、感光膜マスク２４を一般的な感光膜除去方法で除
去する。
物質層２６をエッチングして酸化防止層２３を露出させ
る酸化性物質層２６’パターンを形成する。酸化性物質
層のエッチングはプラズマエッチングガスを利用する非
等方性エッチングによって除去することが好ましい。そ
の後、感光膜マスク２４を一般的な感光膜除去方法で除
去する。
【００１６】続いて、図２（Ｂ）に示すように、酸化性
物質層２６’を酸化(OXIDATION) によって膨張させて酸
化防止層２３の露出部位を縮小させる。この際、酸化膜
２７が形成されるが、ポリシリコンを酸化性物質層に適
用した場合には、酸化工程によってシリコン酸化膜Ｓｉ
Ｏ2 がポリシリコンの表面に形成されつつ体積が膨張す
る。図面で、図面符号２６”は酸化後の残余酸化性物質
層を示し、点線は酸化前の本来の酸化性物質層の形態を
示す。このような酸化工程は２次に隔離領域を定める(D
EFINE)もので、酸化防止層２３の露出された部位が求め
られる隔離領域の側面間隔だけとなるまで酸化工程を進
める。これは、酸化工程によって形成される一般的な酸
化膜厚さ調節方法であって、容易で正確に達成されるこ
とができる。
物質層２６’を酸化(OXIDATION) によって膨張させて酸
化防止層２３の露出部位を縮小させる。この際、酸化膜
２７が形成されるが、ポリシリコンを酸化性物質層に適
用した場合には、酸化工程によってシリコン酸化膜Ｓｉ
Ｏ2 がポリシリコンの表面に形成されつつ体積が膨張す
る。図面で、図面符号２６”は酸化後の残余酸化性物質
層を示し、点線は酸化前の本来の酸化性物質層の形態を
示す。このような酸化工程は２次に隔離領域を定める(D
EFINE)もので、酸化防止層２３の露出された部位が求め
られる隔離領域の側面間隔だけとなるまで酸化工程を進
める。これは、酸化工程によって形成される一般的な酸
化膜厚さ調節方法であって、容易で正確に達成されるこ
とができる。
【００１７】続いて、図２（Ｃ）に示すように、酸化膜
２７をマスクとして酸化防止層２３の露出された部位を
エッチング除去して、半導体基板の第１部位（隔離領域
に相当）２８を露出させる。この露出された半導体基板
の第１部位２８は素子活性領域となる半導体基板の第２
部位２９を定める。図面で図面符号２３’はエッチング
後の酸化防止層を示す。
２７をマスクとして酸化防止層２３の露出された部位を
エッチング除去して、半導体基板の第１部位（隔離領域
に相当）２８を露出させる。この露出された半導体基板
の第１部位２８は素子活性領域となる半導体基板の第２
部位２９を定める。図面で図面符号２３’はエッチング
後の酸化防止層を示す。
【００１８】続いて、図３（Ａ）に示すように、半導体
基板２１の第１部位２８をエッチングしてトレンチ３０
を形成する。トレンチ３０形成のためのエッチングとし
てはプラズマエッチングガスを利用した非等方性エッチ
ングを適用することができる。続いて、図３（Ｂ）に示
すように、半導体基板２１のトレンチ３０によって露出
された部分を熱酸化させてフィールド酸化膜３１を形成
する。そして、酸化膜２７と酸化性物質層２６”と酸化
防止層２３’とを除去する。
基板２１の第１部位２８をエッチングしてトレンチ３０
を形成する。トレンチ３０形成のためのエッチングとし
てはプラズマエッチングガスを利用した非等方性エッチ
ングを適用することができる。続いて、図３（Ｂ）に示
すように、半導体基板２１のトレンチ３０によって露出
された部分を熱酸化させてフィールド酸化膜３１を形成
する。そして、酸化膜２７と酸化性物質層２６”と酸化
防止層２３’とを除去する。
【００１９】本発明の他の実施形態として、半導体基板
の第１部位２８にＬＯＣＯＳ(localoxidation of silic
on)法によるフィールド酸化膜を形成することもでき
る。フィールド酸化膜を形成する場合には、上述した酸
化防止層２３として、パッド酸化膜とシリコン窒化膜と
からなる積層膜を適用することが好ましい。このよう
に、半導体基板の上面にパッド酸化膜(PADOXIDE)を形成
しておくようにすれば、シリコン窒化膜形成中における
損傷から前記半導体基板を保護することができることと
なる。
の第１部位２８にＬＯＣＯＳ(localoxidation of silic
on)法によるフィールド酸化膜を形成することもでき
る。フィールド酸化膜を形成する場合には、上述した酸
化防止層２３として、パッド酸化膜とシリコン窒化膜と
からなる積層膜を適用することが好ましい。このよう
に、半導体基板の上面にパッド酸化膜(PADOXIDE)を形成
しておくようにすれば、シリコン窒化膜形成中における
損傷から前記半導体基板を保護することができることと
なる。
【００２０】上述したトレンチ３０或いはフィールド酸
化膜３１の形成のためのマスクには、酸化膜２７を用い
る方法と、或いは酸化膜２７と酸化性物質層２６”を除
去したのちに酸化防止層２３’に適用された窒化膜を用
いる方法の、両方とも適用可能である。以後、一般的な
素子製造工程を進行する。
化膜３１の形成のためのマスクには、酸化膜２７を用い
る方法と、或いは酸化膜２７と酸化性物質層２６”を除
去したのちに酸化防止層２３’に適用された窒化膜を用
いる方法の、両方とも適用可能である。以後、一般的な
素子製造工程を進行する。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、酸化工程によって形成される酸化
膜の厚さを制御する方法を利用して隔離領域の側面間隔
を定めるもので、従来技術の窒化膜サイドウォルスペー
サを利用したものより制御（隔離領域の側面間隔の管
理）が容易で、正確である。従って、ＤＵＶ波長で形成
しにくい微細なサイズの隔離領域であっても、ウェーハ
内の隔離領域サイズの均一度を高めつつ形成することが
できるので、ＤＵＶ波長で形成しにくい微細な隔離領域
を有する半導体装置の歩止まり（生産性）延いては信頼
性を向上させることができる。
体装置の製造方法は、酸化工程によって形成される酸化
膜の厚さを制御する方法を利用して隔離領域の側面間隔
を定めるもので、従来技術の窒化膜サイドウォルスペー
サを利用したものより制御（隔離領域の側面間隔の管
理）が容易で、正確である。従って、ＤＵＶ波長で形成
しにくい微細なサイズの隔離領域であっても、ウェーハ
内の隔離領域サイズの均一度を高めつつ形成することが
できるので、ＤＵＶ波長で形成しにくい微細な隔離領域
を有する半導体装置の歩止まり（生産性）延いては信頼
性を向上させることができる。
【図１】本発明による半導体装置の製造方法の一実施形
態を説明するために半導体素子の一部を示す工程断面図
である（その１）。
態を説明するために半導体素子の一部を示す工程断面図
である（その１）。
【図２】本発明による半導体装置の製造方法の一実施形
態を説明するために半導体素子の一部を示す工程断面図
である（その２）。
態を説明するために半導体素子の一部を示す工程断面図
である（その２）。
【図３】本発明による半導体装置の製造方法の一実施形
態を説明するために半導体素子の一部を示す工程断面図
である（その３）。
態を説明するために半導体素子の一部を示す工程断面図
である（その３）。
【図４】従来の半導体装置の製造方法を説明するために
半導体素子の一部を示す工程断面図である（その１）。
半導体素子の一部を示す工程断面図である（その１）。
【図５】従来の半導体装置の製造方法を説明するために
半導体素子の一部を示す工程断面図である（その２）。
半導体素子の一部を示す工程断面図である（その２）。
２１ 半導体基板 ２３，２３’酸化防止層 ２４ 感光膜マスク ２６， ２６’，２６”酸化性物質層 ２７ 酸化膜 ２８ 半導体基板の第１部位（素子隔離領域に相当する
部位） ２９ 半導体基板の第２部位（素子活性領域に相当する
部位） ３０ トレンチ ３１ フィールド酸化膜
部位） ２９ 半導体基板の第２部位（素子活性領域に相当する
部位） ３０ トレンチ ３１ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キ−セオ ヨウン 大韓民国、キュエオンサンナム−ド、ジン ジュ−シ、マンイェオン−ドン、266−２ (72)発明者 ク−チュル ジョウン 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、 ウァム−ドン、329−65
Claims (8)
- 【請求項１】半導体装置の製造方法において、 半導体基板の上面を覆う酸化防止層を形成する工程と、 前記酸化防止層を覆う酸化性物質層を形成する工程と、 前記酸化性物質層の一部を選択的に除去して前記酸化防
止層の一部を露出させる工程と、 前記酸化性物質層を酸化させて酸化膜を形成して前記酸
化防止層の露出部位を縮小させる工程と、 前記酸化膜をマスクとして前記酸化防止層の露出された
部位を除去して、素子活性領域である第２部位を定め
る、半導体基板の第１部位を露出させる工程と、 を含んでなることを特徴とする半導体装置の製造方法。 - 【請求項２】前記酸化性物質層の形成はポリシリコンを
蒸着して形成することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】前記半導体基板の第１部位にトレンチを形
成する工程をさらに含むことを特徴とする請求項１〜請
求項２の何れか１つに記載の半導体装置の製造方法。 - 【請求項４】前記半導体基板のトレンチによって露出さ
れた部分を熱酸化させてフィールド酸化膜を形成する工
程をさらに含むことを特徴とする請求項３に記載の半導
体装置の製造方法。 - 【請求項５】前記半導体基板の第１部位を熱酸化させて
フィールド酸化膜を形成する工程をさらに含むことを特
徴とする請求項１〜請求項３の何れか１つに記載の半導
体装置の製造方法。 - 【請求項６】前記酸化防止層の形成はシリコン窒化膜を
蒸着形成することを特徴とする請求項１〜請求項５の何
れか１つに記載の半導体装置の製造方法。 - 【請求項７】前記酸化防止層の形成は、前記半導体基板
の上面にパッド酸化膜(PADOXIDE)とシリコン窒化膜を順
次形成することを特徴とする請求項１〜請求項５の何れ
か１つに記載の半導体装置の製造方法。 - 【請求項８】半導体装置の製造方法において、 半導体基板の上面を覆うシリコン窒化膜を形成する工程
と、 前記シリコン窒化膜を覆うポリシリコン層を形成する工
程と、 前記ポリシリコン層の一部を選択的に除去して前記シリ
コン窒化膜の一部を露出させる工程と、 前記ポリシリコン層を酸化させて前記シリコン窒化膜の
露出部位を縮小させるシリコン酸化膜( ＳｉＯ01) を形
成する工程と、 前記シリコン酸化膜をマスクとして前記シリコン窒化膜
の露出された部位を除去して、素子活性領域である第２
部位を定める、半導体基板の第１部位を露出させる工程
と、 前記半導体基板の第１部位をエッチングしてトレンチを
形成する工程と、 を含んでなることを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR72492/1996 | 1996-12-26 | ||
| KR1019960072492A KR100216266B1 (ko) | 1996-12-26 | 1996-12-26 | 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189573A true JPH10189573A (ja) | 1998-07-21 |
Family
ID=19491102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9340910A Pending JPH10189573A (ja) | 1996-12-26 | 1997-12-11 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6100164A (ja) |
| JP (1) | JPH10189573A (ja) |
| KR (1) | KR100216266B1 (ja) |
| DE (1) | DE19730139C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199269A (ja) * | 2010-02-26 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6245643B1 (en) * | 1999-04-30 | 2001-06-12 | Mosel Vitelic, Inc. | Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution |
| US6342733B1 (en) * | 1999-07-27 | 2002-01-29 | International Business Machines Corporation | Reduced electromigration and stressed induced migration of Cu wires by surface coating |
| KR102581765B1 (ko) | 2021-03-23 | 2023-09-25 | 주식회사 파워에프에이 | 문틀용 자동 타카 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961999A (en) * | 1975-06-30 | 1976-06-08 | Ibm Corporation | Method for forming recessed dielectric isolation with a minimized "bird's beak" problem |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| JPH0426142A (ja) * | 1990-05-22 | 1992-01-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US5208181A (en) * | 1992-08-17 | 1993-05-04 | Chartered Semiconductor Manufacturing Pte Ltd. | Locos isolation scheme for small geometry or high voltage circuit |
| KR960011859B1 (ko) * | 1993-04-22 | 1996-09-03 | 현대전자산업 주식회사 | 반도체 소자의 필드 산화막 형성방법 |
| US5393692A (en) * | 1993-07-28 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Recessed side-wall poly plugged local oxidation |
| KR100204796B1 (ko) * | 1996-05-03 | 1999-06-15 | 문정환 | 소자 격리 산화막 제조 방법 |
| US5834358A (en) * | 1996-11-12 | 1998-11-10 | Micron Technology, Inc. | Isolation regions and methods of forming isolation regions |
-
1996
- 1996-12-26 KR KR1019960072492A patent/KR100216266B1/ko not_active IP Right Cessation
-
1997
- 1997-07-14 DE DE19730139A patent/DE19730139C2/de not_active Expired - Fee Related
- 1997-12-11 JP JP9340910A patent/JPH10189573A/ja active Pending
- 1997-12-15 US US08/990,720 patent/US6100164A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199269A (ja) * | 2010-02-26 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2016171355A (ja) * | 2010-02-26 | 2016-09-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19730139C2 (de) | 2001-03-15 |
| DE19730139A1 (de) | 1998-07-02 |
| US6100164A (en) | 2000-08-08 |
| KR100216266B1 (ko) | 1999-08-16 |
| KR19980053393A (ko) | 1998-09-25 |
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